CYP15G0401RB-BGI

更新时间： 2024-01-04 23:44:48

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赛普拉斯 - CYPRESS		/
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Quad HOTLink II⑩ Receiver

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CYP15G0401RB-BGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	27 X 27 MM, 1.57 MM HEIGHT, LEAD FREE, TBGA-256	针数：	256
Reach Compliance Code：	unknown	风险等级：	5.07
Is Samacsys：	N	JESD-30 代码：	S-PBGA-B256
JESD-609代码：	e1	长度：	27 mm
湿度敏感等级：	NOT SPECIFIED	功能数量：	1
端子数量：	256	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	260
认证状态：	COMMERCIAL	座面最大高度：	1.745 mm
标称供电电压：	3.3 V	表面贴装：	YES
技术：	BICMOS	电信集成电路类型：	TELECOM CIRCUIT
温度等级：	COMMERCIAL	端子面层：	TIN SILVER COPPER
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	20
宽度：	27 mm	Base Number Matches：	1

CYP15G0401RB-BGI 数据手册

PRELIMINARY

CYP15G0401RB

Quad HOTLink II™ Receiver

— Copper cables

Features

— Circuit board traces

• Quad receiver for 195 to 1500 MBaud serial signaling

rate

• JTAG boundary scan

• Built-In Self-Test (BIST) for at-speed link testing

• Per-channel Link Quality Indicator

— Analog signal detect

— Aggregate throughput of 6 GBits/second

• Second-generation HOTLink^®technology

• Compliant to multiple standards

— ESCON, DVB-ASI, Fibre Channel and Gigabit

Ethernet (IEEE802.3z)

— Digital signal detect

• Low power 2.1W @ 3.3V typical

• Single 3.3V supply

— 8B/10B encoded or 10-bit unencoded data

• Selectable parity generate

• 256-ball thermally enhanced BGA

• Pb free package available

• 0.25µ BiCMOS technology

• Selectable output clocking options

• MultiFrame™ Receive Framer

— Bit and Byte alignment

Functional Description

— Comma or full K28.5 detect

— Single- or multi-byte framer for byte alignment

— Low-latency option

The CYP15G0401RB Quad HOTLink II™ Receiver is a

point-to-point or point-to-multipoint communications building

block allowing the transfer of data over high-speed serial links

(optical fiber, balanced, and unbalanced copper transmission

lines) at signaling speeds ranging from 195-to-1500 MBaud

per serial link.

• Synchronous LVTTL parallel interface

• Optional Elasticity Buffer in Receive Path

• Internal Clock/Data Recovery (CDR) PLLs with no

external PLL components

Each receive channel accepts serial data and converts it to

parallel data, decodes the data into characters, and presents

these characters to an Output Register. Figure 1 illustrates

typical connections between independent host systems and

corresponding CYP15G0401TB and CYP15G0401RB parts.

• Dual differential PECL-compatible serial inputs per

channel

— Internal DC-restoration

• Compatible with

— Fiber-optic modules

Serial Link

Backplane or

Cabled

Connections

Figure 1. HOTLink II System Connections

Cypress Semiconductor Corporation

Document #: 38-02111 Rev. **

•

3901 North First Street

•

San Jose

CA 95134

•

408-943-2600

Revised February 14, 2005

12 3 4 5 6 7...35

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型号	品牌	描述	获取价格	数据表
CYP15G0401RB-BGXC	CYPRESS	Quad HOTLink II⑩ Receiver	获取价格
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CYP15G0401TB-BGC	CYPRESS	Quad HOTLink II⑩ Transmitter	获取价格
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