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Datasheet > 存储 > SRAM> CYM1441PZ-45C
CYM1441PZ-45C PDF预览

CYM1441PZ-45C

更新时间： 2024-02-12 15:35:44
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 内存集成电路静态存储器
页数 文件大小 规格书
6页 162K
描述
256K x 8 Static RAM Module

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CYM1441PZ-45C 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：ZIP包装说明：ZIP-60
针数：60Reach Compliance Code：not_compliant
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.87Is Samacsys：N
最长访问时间：45 ns其他特性：AUTOMATIC POWER-DOWN
I/O 类型：SEPARATEJESD-30 代码：R-XZMA-T60
JESD-609代码：e0长度：87.63 mm
内存密度：2097152 bit内存集成电路类型：SRAM MODULE
内存宽度：8功能数量：1
端口数量：1端子数量：60
字数：262144 words字数代码：256000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：256KX8
输出特性：3-STATE可输出：NO
封装主体材料：UNSPECIFIED封装代码：ZIP
封装等效代码：ZIP60,.1,.1封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not Qualified座面最大高度：12.7 mm
最大待机电流：0.16 A最小待机电流：4.5 V
子类别：SRAMs最大压摆率：0.96 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：ZIG-ZAG
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

CYM1441PZ-45C 数据手册

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CYM1441  
Switching Characteristics Over the Operating Range[3]  
1441-20  
1441-25  
1441-35  
1441-45  
Parameter  
Description  
Min. Max. Min. Max. Min. Max. Min. Max.  
Unit  
READ CYCLE  
tRC  
Read Cycle Time  
20  
3
25  
3
35  
3
45  
3
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tAA  
Address to Data Valid  
Data Hold from Address Change  
CS LOW to Data Valid  
CS LOW to Low Z  
20  
20  
12  
20  
25  
25  
15  
25  
35  
35  
25  
35  
45  
45  
30  
45  
tOHA  
tACS  
tLZCS  
tHZCS  
tPU  
3
3
3
3
CS HIGH to High Z[4]  
CS LOW to Power-Up  
0
0
0
0
tPD  
CS HIGH to Power-Down  
WRITE CYCLE[5]  
tWC  
Write Cycle Time  
20  
15  
15  
2
25  
20  
20  
2
35  
30  
30  
2
45  
35  
35  
2
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tSCS  
tAW  
CS LOW to Write End  
Address Set-Up to Write End  
Address Hold from Write End  
Address Set-Up to Write Start  
WE Pulse Width  
tHA  
tSA  
0
0
0
2
tPWE  
tSD  
15  
13  
0
20  
15  
0
25  
20  
0
30  
20  
0
Data Set-Up to Write End  
Data Hold from Write End  
WE HIGH to Low Z  
tHD  
tLZWE  
tHZWE  
3
3
3
3
WE LOW to High Z[4]  
0
13  
0
15  
0
20  
0
25  
Shaded area contains preliminary information.  
Switching Waveforms  
[6,7]  
Read Cycle No. 1  
t
RC  
ADDRESS  
t
AA  
t
OHA  
DATAOUT  
PREVIOUS DATA VALID  
DATA VALID  
Notes:  
3. Test conditions assume signal transition times of 5 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified  
IOL/IOH and 30-pF load capacitance.  
4.  
tHZCS and tHZWE are specified with CL = 5 pF as in part (b) of AC Test Loads and Waveforms. Transition is measured ±500 mV from steady state voltage.  
5. The internal write time of the memory is defined by the overlap of CS LOW and WE LOW. Both signals must be LOW to initiate a write and either signal can  
terminate a write by going HIGH. The data input set-up and hold timing should be referenced to the rising edge of the signal that terminates the write.  
6. WE is HIGH for read cycle.  
7. Device is continuously selected, CS = VIL  
.
Document #: 38-05271 Rev. **  
Page 3 of 6  
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