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CY7C4261_05

更新时间： 2022-04-23 23:00:11
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赛普拉斯 - CYPRESS 先进先出芯片
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18页 548K
描述
16K/32K x 9 Deep Sync FIFOs

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CY7C4261_05 数据手册

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CY7C4261  
CY7C4271  
Switching Characteristics Over the Operating Range  
7C4261/71-10 7C4261/71-15 7C4261/71-25 7C4261/71- 35  
Min. Max. Min. Max. Min. Max. Min. Max. Unit  
Parameter  
tS  
Description  
Clock Cycle Frequency  
100  
8
66.7  
10  
40  
15  
28.6 MHz  
20  
tA  
Data Access Time  
2
10  
4.5  
4.5  
3
2
15  
6
2
25  
10  
10  
6
2
35  
14  
14  
7
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tCLK  
tCLKH  
tCLKL  
tDS  
Clock Cycle Time  
Clock HIGH Time  
Clock LOW Time  
6
Data Set-up Time  
4
tDH  
Data Hold Time  
0.5  
3
1
1
2
tENS  
tENH  
tRS  
Enable Set-up Time  
4
6
7
Enable Hold Time  
Reset Pulse Width[12]  
0.5  
10  
8
1
1
2
15  
10  
10  
25  
15  
15  
35  
20  
20  
tRSS  
tRSR  
tRSF  
tOLZ  
tOE  
Reset Set-up Time  
Reset Recovery Time  
8
Reset to Flag and Output Time  
Output Enable to Output in Low Z[13]  
Output Enable to Output Valid  
Output Enable to Output in High Z[13]  
Write Clock to Full Flag  
Read Clock to Empty Flag  
Clock to Programmable Almost-Full Flag  
Clock to Programmable Almost-Full Flag  
10  
15  
25  
35  
0
3
3
0
3
3
0
3
3
0
3
3
7
7
8
8
8
8
8
12  
12  
15  
15  
15  
15  
15  
15  
20  
20  
20  
20  
tOHZ  
tWFF  
tREF  
tPAF  
8
10  
10  
10  
10  
tPAE  
tSKEW1  
Skew Time between Read Clock and Write  
Clock for Empty Flag and Full Flag  
5
6
10  
18  
12  
20  
tSKEW2  
Skew Time between Read Clock and Write Clock  
for Almost-Empty Flag and Almost-Full Flag  
10  
15  
ns  
Notes:  
12. Pulse widths less than minimum values are not allowed.  
13. Values guaranteed by design, not currently tested.  
Document #: 38-06015 Rev. *C  
Page 7 of 18  
1...45678910...18

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