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CY7C4225-15ASI PDF预览

CY7C4225-15ASI

更新时间： 2024-01-09 21:16:21
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 先进先出芯片
页数 文件大小 规格书
25页 411K
描述
64/256/512/1K/2K/4K x18 Low-Voltage Synchronous FIFOs

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CY7C4225-15ASI 技术参数

生命周期：Obsolete零件包装代码：LCC
包装说明：QCCJ,针数：68
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.49
最长访问时间：10 ns其他特性：RETRANSMIT
周期时间：15 nsJESD-30 代码：S-PQCC-J68
长度：24.2316 mm内存密度：18432 bit
内存宽度：18功能数量：1
端子数量：68字数：1024 words
字数代码：1000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：1KX18输出特性：3-STATE
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER并行/串行：PARALLEL
认证状态：Not Qualified座面最大高度：5.08 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD宽度：24.2316 mm
Base Number Matches：1

CY7C4225-15ASI 数据手册

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CY7C4425/4205/4215  
CY7C4225/4235/4245  
Selection Guide  
7C42X5-10  
7C42X5-15  
7C42X5-25  
7C42X5-35  
Maximum Frequency (MHz)  
Maximum Access Time (ns)  
Minimum Cycle Time (ns)  
100  
8
66.7  
10  
15  
4
40  
15  
25  
6
28.6  
20  
35  
7
10  
3
Minimum Data or Enable Set-Up (ns)  
Minimum Data or Enable Hold (ns)  
Maximum Flag Delay (ns)  
0.5  
8
1
1
2
10  
45  
50  
15  
45  
50  
20  
45  
50  
Operating Current (I  
(mA) @ freq=20MHz  
)
Commercial  
Industrial  
45  
50  
CC2  
CY7C4425  
CY7C4205  
CY7C4215  
CY7C4225  
CY7C4235  
CY7C4245  
Density  
64 x 18  
256 x 18  
512 x 18  
1K x 18  
2K x 18  
4K x 18  
Packages  
68-pin PLCC  
64-pin TQFP  
(10x10/14x14)  
68-pin PLCC  
64-pin TQFP  
(10x10/14x14)  
68-pin PLCC  
64-pin TQFP  
(10x10/14x14)  
68-pin PLCC  
64-pin TQFP  
(10x10/14x14)  
68-pin PLCC  
64-pin TQFP  
(10x10/14x14)  
68-pin PLCC  
64-pin TQFP  
(10x10/14x14)  
Pin Definitions  
Signal Name  
Description  
I/O  
Function  
D
Data Inputs  
Data Outputs  
Write Enable  
Read Enable  
Write Clock  
I
O
I
Data inputs for an 18-bit bus  
Data outputs for an 18-bit bus  
Enables the WCLK input  
Enables the RCLK input  
0–17  
Q
0–17  
WEN  
REN  
I
WCLK  
I
The rising edge clocks data into the FIFO when WEN is LOW and the FIFO is not  
Full. When LD is asserted, WCLK writes data into the programmable flag-offset  
register.  
RCLK  
Read Clock  
I
The rising edge clocks data out of the FIFO when REN is LOW and the FIFO is not  
Empty. When LD is asserted, RCLK reads data out of the programmable flag-off-  
set register.  
WXO/HF  
Write Expansion  
Out/Half Full Flag  
O
Dual-Mode Pin:  
Single device or width expansion - Half Full status flag.  
Cascaded - Write Expansion Out signal, connected to WXI of next device.  
EF  
Empty Flag  
Full Flag  
O
O
O
When EF is LOW, the FIFO is empty. EF is synchronized to RCLK.  
When FF is LOW, the FIFO is full. FF is synchronized to WCLK.  
When PAE is LOW, the FIFO is almost empty based on the almost-empty offset  
FF  
PAE  
Programmable  
Almost Empty  
value programmed into the FIFO. PAE is asynchronous when V /SMODE is tied  
CC  
to V ; it is synchronized to RCLK when V /SMODE is tied to V .  
CC  
CC  
SS  
PAF  
Programmable  
Almost Full  
O
When PAF is LOW, the FIFO is almost full based on the almost full offset value  
programmed into the FIFO. PAF is asynchronous when V /SMODE is tied to  
CC  
V
; it is synchronized to WCLK when V /SMODE is tied to V  
.
CC  
CC  
SS  
LD  
Load  
I
I
When LD is LOW, D  
ble-flag-offset register.  
(O  
) are written (read) into (from) the programma-  
0 - 17  
0 - 17  
FL/RT  
First Load/  
Retransmit  
Dual-Mode Pin:  
Cascaded - The first device in the daisy chain will have FL tied to V ; all other  
SS  
devices will have FL tied to V . In standard mode of width expansion, FL is tied  
CC  
to V on all devices.  
SS  
Not Cascaded - Tied to V . Retransmit function is also available in standalone  
SS  
mode by strobing RT.  
WXI  
Write Expansion  
Input  
I
Cascaded - Connected to WXO of previous device.  
Not Cascaded - Tied to V  
.
SS  
3
1234567...25

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型号 品牌 描述 获取价格 数据表
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