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Datasheet > 存储 > SRAM> CY7C1049B-17VI
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CY7C1049B-17VI

更新时间： 2024-01-11 22:54:17
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
10页 135K
描述
512K x 8 Static RAM

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CY7C1049B-17VI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SOJ
包装说明：SOJ, SOJ36,.44针数：36
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.72
最长访问时间：17 nsI/O 类型：COMMON
JESD-30 代码：R-PDSO-J36JESD-609代码：e0
长度：23.495 mm内存密度：4194304 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
功能数量：1端子数量：36
字数：524288 words字数代码：512000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：512KX8
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SOJ封装等效代码：SOJ36,.44
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
并行/串行：PARALLEL峰值回流温度（摄氏度）：225
电源：5 V认证状态：Not Qualified
座面最大高度：3.683 mm最大待机电流：0.008 A
最小待机电流：4.5 V子类别：SRAMs
最大压摆率：0.195 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：J BEND端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：10.16 mmBase Number Matches：1

CY7C1049B-17VI 数据手册

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CY7C1049B  
Switching Characteristics[4] Over the Operating Range  
7C1049B-12  
7C1049B-15  
7C1049B-17  
Parameter  
Read Cycle  
tpower  
tRC  
Description  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
VCC(typical) to the First Access[5]  
Read Cycle Time  
1
1
1
ms  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
12  
15  
17  
tAA  
Address to Data Valid  
Data Hold from Address Change  
CE LOW to Data Valid  
OE LOW to Data Valid  
OE LOW to Low Z[7]  
OE HIGH to High Z[6, 7]  
CE LOW to Low Z[7]  
CE HIGH to High Z[6, 7]  
CE LOW to Power-Up  
CE HIGH to Power-Down  
12  
15  
17  
tOHA  
3
3
3
tACE  
12  
6
15  
7
17  
8
tDOE  
tLZOE  
tHZOE  
tLZCE  
tHZCE  
tPU  
0
3
0
0
3
0
0
3
0
6
6
7
7
7
7
tPD  
12  
15  
17  
Write Cycle[8, 9]  
tWC  
tSCE  
tAW  
tHA  
Write Cycle Time  
12  
10  
10  
0
15  
12  
12  
0
17  
12  
12  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
CE LOW to Write End  
Address Set-Up to Write End  
Address Hold from Write End  
Address Set-Up to Write Start  
WE Pulse Width  
tSA  
0
0
0
tPWE  
tSD  
10  
7
12  
8
12  
8
Data Set-Up to Write End  
Data Hold from Write End  
WE HIGH to Low Z[7]  
tHD  
0
0
0
tLZWE  
3
3
3
tHZWE  
WE LOW to High Z[6, 7]  
6
7
8
Notes:  
4. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified  
IOL/IOH and 30-pF load capacitance.  
5. This part has a voltage regulator which steps down the voltage from 5V to 3.3V internally. tpower time has to be provided initially before a read/write operation  
is started.  
6. tHZOE, tHZCE, and tHZWE are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured ±500 mV from steady-state voltage.  
7. At any given temperature and voltage condition, tHZCE is less than tLZCE, tHZOE is less than tLZOE, and tHZWE is less than tLZWE for any given device.  
8. The internal write time of the memory is defined by the overlap of CE LOW, and WE LOW. CE and WE must be LOW to initiate a write, and the transition of either of  
these signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write.  
9. The minimum write cycle time for Write Cycle no. 3 (WE controlled, OE LOW) is the sum of tHZWE and tSD  
.
Document #: 38-05169 Rev. *A  
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