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Datasheet > 暂无类别数据> CY7C09369V-6AC
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CY7C09369V-6AC

更新时间： 2024-01-21 13:20:41
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
19页 348K
描述
3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM

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CY7C09369V-6AC 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LEAD FREE, PLASTIC, MS-026, TQFP-100针数：100
Reach Compliance Code：unknown风险等级：5.78
Is Samacsys：N最长访问时间：6.5 ns
其他特性：FLOW-THROUGH OR PIPELINED ARCHITECTUREJESD-30 代码：S-PQFP-G100
JESD-609代码：e3/e4长度：14 mm
内存密度：294912 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：18湿度敏感等级：3
功能数量：1端子数量：100
字数：16384 words字数代码：16000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：16KX18
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.6 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN/NICKEL PALLADIUM GOLD端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：14 mm
Base Number Matches：1

CY7C09369V-6AC 数据手册

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CY7C09269V/79V/89V  
CY7C09369V/79V/89V  
Switching Characteristics Over the Operating Range  
CY7C09269V/79V/89V  
CY7C09369V/79V/89V  
-6[1, 2]  
-7[2]  
-9  
-12  
Parameter  
Description  
fMax Flow-Through  
fMAX1  
fMAX2  
tCYC1  
tCYC2  
tCH1  
tCL1  
tCH2  
tCL2  
tR  
53  
45  
83  
40  
67  
33  
50  
MHz  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
fMax Pipelined  
100  
Clock Cycle Time - Flow-Through  
Clock Cycle Time - Pipelined  
Clock HIGH Time - Flow-Through  
Clock LOW Time - Flow-Through  
Clock HIGH Time - Pipelined  
Clock LOW Time - Pipelined  
Clock Rise Time  
19  
10  
6.5  
6.5  
4
22  
12  
7.5  
7.5  
5
25  
15  
12  
12  
6
30  
20  
12  
12  
8
4
5
6
8
3
3
3
3
3
3
3
3
tF  
Clock Fall Time  
tSA  
Address Set-Up Time  
Address Hold Time  
3.5  
0
4
0
4
1
4
1
4
1
4
1
4
1
5
1
4
1
4
1
4
1
4
1
4
1
4
1
5
1
4
1
tHA  
tSC  
Chip Enable Set-Up Time  
Chip Enable Hold Time  
R/W Set-Up Time  
3.5  
0
4
tHC  
0
tSW  
3.5  
0
4
tHW  
R/W Hold Time  
0
tSD  
Input Data Set-Up Time  
Input Data Hold Time  
3.5  
0
4
tHD  
0
tSAD  
tHAD  
tSCN  
tHCN  
tSRST  
tHRST  
tOE  
ADS Set-Up Time  
3.5  
0
4
ADS Hold Time  
0
CNTEN Set-Up Time  
3.5  
0
4.5  
0
CNTEN Hold Time  
CNTRST Set-Up Time  
CNTRST Hold Time  
3.5  
0
4
0
Output Enable to Data Valid  
OE to Low Z  
8
9
10  
12  
[14,15]  
tOLZ  
2
1
2
1
2
1
2
1
[14,15]  
tOHZ  
OE to High Z  
7
7
7
20  
9
7
tCD1  
tCD2  
tDC  
Clock to Data Valid - Flow-Through  
Clock to Data Valid - Pipelined  
Data Output Hold After Clock HIGH  
Clock HIGH to Output High Z  
Clock HIGH to Output Low Z  
15  
6.5  
18  
7.5  
25  
12  
2
2
2
2
2
2
2
2
2
2
2
2
[14,15]  
tCKZ  
9
9
9
9
[14,15]  
tCKZ  
Port to Port Delays  
tCWDD Write Port Clock HIGH to Read Data Delay  
tCCS Clock to Clock Set-Up Time  
30  
9
35  
10  
40  
15  
40  
15  
ns  
ns  
Notes:  
14. Test conditions used are Load 2.  
15. This parameter is guaranteed by design, but it is not production tested.  
Document #: 38-06056 Rev. **  
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CY7C09369V-6ACT CYPRESS

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CY7C09369V-6AXC CYPRESS

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 		3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM
CY7C09369V-6AXC ROCHESTER

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 		16KX18 DUAL-PORT SRAM, 6.5ns, PQFP100, LEAD FREE, PLASTIC, MS-026, TQFP-100
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 		Dual-Port SRAM, 16KX18, 9ns, CMOS, PQFP100, PLASTIC, MS-026, TQFP-100
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