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CY7B9910-2SCT

更新时间： 2024-02-17 03:09:59
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟
页数 文件大小 规格书
11页 373K
描述
Low Skew Clock Buffer

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CY7B9910-2SCT 技术参数

生命周期：Active零件包装代码：SOIC
包装说明：SOP,针数：24
Reach Compliance Code：unknown风险等级：5.66
Is Samacsys：N系列：7B
输入调节：STANDARDJESD-30 代码：R-PDSO-G24
长度：15.392 mm逻辑集成电路类型：CLOCK DRIVER
功能数量：1反相输出次数：
端子数量：24实输出次数：8
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
传播延迟（tpd）：0.25 ns认证状态：COMMERCIAL
Same Edge Skew-Max（tskwd）：0.25 ns座面最大高度：2.667 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：BICMOS温度等级：COMMERCIAL
端子面层：NOT SPECIFIED端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
宽度：7.5057 mm最小 fmax：80 MHz
Base Number Matches：1

CY7B9910-2SCT 数据手册

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CY7B9910  
CY7B9920  
CY7B9910–5  
Typ  
CY7B9920–5  
Typ  
Parameter  
fNOM  
Description  
Min  
15  
Max  
Min  
15  
Max  
Unit  
Operating Clock  
FS = LOW[1, 2]  
30  
30  
MHz  
Frequency in MHz  
FS = MID[1, 2]  
FS = HIGH[1, 2, 3]  
25  
50  
80  
25  
50  
80[12]  
40  
40  
tRPWH  
tRPWL  
tSKEW  
tDEV  
REF Pulse Width HIGH  
REF Pulse Width LOW  
5.0  
5.0  
5.0  
5.0  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ms  
ps  
ps  
Zero Output Skew (All Outputs)[13, 14]  
Device-to-Device Skew[8, 15]  
Propagation Delay, REF Rise to FB Rise  
Output Duty Cycle Variation[16]  
Output Rise Time[17, 18  
Output Fall Time[17, 18]  
PLL Lock Time[19]  
Cycle-to-Cycle Output Jitter Peak to Peak[8]  
RMS[8]  
0.25  
0.5  
1.0  
+0.5  
+1.0  
1.5  
1.5  
0.5  
200  
25  
0.25  
0.5  
1.0  
+0.5  
+1.0  
3.0  
3.0  
0.5  
200  
25  
tPD  
–0.5  
–1.0  
0.15  
0.15  
0.0  
0.0  
1.0  
1.0  
–0.5  
–1.0  
0.5  
0.0  
0.0  
2.0  
2.0  
tODCV  
tORISE  
tOFALL  
tLOCK  
tJR  
0.5  
Notes  
8. Guaranteed by statistical correlation. Tested initially and after any design or process changes that may affect these parameters.  
9. CMOS output buffer current and power dissipation specified at 50 MHz reference frequency.  
10. Applies to REF and FB inputs only.  
11. Test measurement levels for the CY7B9910 are TTL levels (1.5V to 1.5V). Test measurement levels for the CY7B9920 are CMOS levels (VCC/2 to VCC/2). Test  
conditions assume signal transition times of 2ns or less and output loading as shown in the AC Test Loads and Waveforms unless otherwise specified.  
12. Except as noted, all CY7B9920–2 and –5 timing parameters are specified to 80 MHz with a 30 pF load.  
13. tSKEW is defined as the time between the earliest and the latest output transition among all outputs when all are loaded with 50 pF and terminated with 50Ω to  
2.06V (CY7B9910) or VCC/2 (CY7B9920).  
14. tSKEW is defined as the skew between outputs.  
15. tDEV is the output-to-output skew between any two outputs on separate devices operating under the same conditions (VCC, ambient temperature, air flow, and  
so on).  
16. tODCV is the deviation of the output from a 50% duty cycle.  
17. Specified with outputs loaded with 30 pF for the CY7B99X0–2 and –5 devices and 50 pF for the CY7B99X0–7 devices. Devices are terminated through 50Ω to  
2.06V (CY7B9910) or VCC/2 (CY7B9920).  
18. tORISE and tOFALL measured between 0.8V and 2.0V for the CY7B9910 or 0.8VCC and 0.2VCC for the CY7B9920.  
19. tLOCK is the time that is required before synchronization is achieved. This specification is valid only after VCC is stable and within normal operating limits. This  
parameter is measured from the application of a new signal or frequency at REF or FB until tPD is within specified limits.  
Document Number: 38-07135 Rev. *B  
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