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CY38100V208B-66NI

更新时间： 2024-02-04 01:52:48
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 输入元件可编程逻辑
页数 文件大小 规格书
32页 929K
描述
Loadable PLD, 18.9ns, CMOS, PQFP208, PLASTIC, QFP-208

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CY38100V208B-66NI 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：FQFP,针数：208
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.84Is Samacsys：N
其他特性：IT CAN ALSO HAVE AN INPUT VOLTAGE OF 3.3VJESD-30 代码：S-PQFP-G208
长度：28 mm专用输入次数：
I/O 线路数量：136端子数量：208
最高工作温度：85 °C最低工作温度：-40 °C
组织：0 DEDICATED INPUTS, 136 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装形状：SQUARE封装形式：FLATPACK, FINE PITCH
可编程逻辑类型：LOADABLE PLD传播延迟：18.9 ns
认证状态：Not Qualified座面最大高度：3.77 mm
最大供电电压：2.7 V最小供电电压：2.3 V
标称供电电压：2.5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD宽度：28 mm
Base Number Matches：1

CY38100V208B-66NI 数据手册

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Quantum38K™ ISR™  
CPLD Family  
PRELIMINARY  
CPLDs at ASIC Prices™  
—LVCMOS (3.3/3.0/2.5/1.8V), LVTTL, 3.3V PCI  
• Compatible with NOBL™, ZBT™, and QDR™ SRAMs  
• Programmable slew rate control on each I/O pin  
Features  
• High density  
— 15K to 100K usable gates  
— 256 to 1536 macrocells  
— 92 to 302 maximum I/O pins  
• User-Programmable Bus Hold capability on each I/O  
pin  
• Fully PCI compliant (as per PCI spec rev. 2.2)  
• Compact PCI hot swap compatible  
• Multiple package/pinout offering across all densities  
—144 to 484 pins in PQFP and FBGA packages  
—Simplifies design migration across density  
• In-System Reprogrammable™ (ISR™)  
— 8 Dedicated Inputs including 4 clock pins and 4  
global control signal pins; 4 JTAG interface pins for  
reconfigurability  
• Embedded Memory  
— 8K to 48K bits embedded dual-port Channel memory  
• 83 MHz in-system operation  
• AnyVolt™ interface  
—JTAG-compliant on-board configuration  
—Design changes don’t cause pinout changes  
• IEEE1149.1 JTAG boundary scan  
— 3.3V and 2.5V VCC operation  
— 3.3V, 2.5V and 1.8V I/O capability  
• Low Power Operation  
Development Software  
— 0.18-µm 6-layer metal SRAM-based logic process  
— Full-CMOS implementation of product term array  
• Simple timing model  
• Warp®  
—IEEE 1076/1164 VHDL or IEEE 1364 Verilog context  
sensitive editing  
— Nopenaltyfor usingfull16product terms /macrocell  
— No delay for single product term steering or sharing  
• Flexible clocking  
—Active-HDL FSM graphical finite state machine editor  
—Active-HDL SIM post-synthesis timing simulator  
—Architecture Explorer for detailed design analysis  
—Static Timing Analyzer for critical path analysis  
—Available on Windows 95, 98 & NT for $99  
— 4 synchronous clocks per device  
— Locally generated Product Term clock  
— Clock polarity control at each register  
• Carry-chain logic for fast and efficient arithmetic oper-  
ations  
—Supports all Cypress Programmable Logic Products  
• Multiple I/O standards supported:  
Quantum38K™ ISR CPLD Family Members  
[2]  
Standby ICC  
Channel  
memory  
Speed — tPD  
Pin-to-Pin  
(ns)  
TA=25°C  
Maximum  
I/O Pins  
fMAX2  
(MHz)  
Device  
38K15  
38K30  
38K50  
38K100  
Typical Gates[1] Macrocells  
(Kbits)  
3.3/2.5V  
10 mA  
10 mA  
10 mA  
10 mA  
8K–24K  
16K–48K  
23K–72K  
46K–144K  
256  
512  
8
134  
176  
218  
302  
83  
83  
83  
83  
15  
15  
15  
15  
16  
768  
24  
1536  
48  
Note:  
1. Upper limit of typical gates is calculated by assuming only 50% of the channel memory is used.  
2. Standby ICC values are with no output load and stable inputs.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-03043 Rev. **  
Revised April 20, 2001  
1234567...32

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型号 品牌 获取价格 描述 数据表
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