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Datasheet > 微控制器和处理器 > 时钟发生器> CY28158OXC
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CY28158OXC

更新时间： 2024-02-22 14:21:58
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
10页 221K
描述
Spread Spectrum Timing Solution for Serverworks Chipset

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CY28158OXC 技术参数

生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：56
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.5
Is Samacsys：NJESD-30 代码：R-PDSO-G56
JESD-609代码：e0长度：18.415 mm
湿度敏感等级：1端子数量：56
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：133.33 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：220
主时钟/晶体标称频率：14.31818 MHz认证状态：Not Qualified
座面最大高度：2.794 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.5057 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

CY28158OXC 数据手册

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CY28158  
Spread Spectrum Timing Solution for Serverworks Chipset  
Features  
Key Specifications  
• Maximized EMI suppression using Cypress’s spread  
Supply Voltages:...................................... VDD33 = 3.3V ± 5%  
spectrum technology  
................................................................ VDD25 = 2.5V ± 5%  
• Based on Industry Standard CK133 Pinout with all out-  
CPU Output Jitter: ....................................................<150 ps  
CPU Output Skew: ....................................................<175 ps  
puts compliant to CK98 specifications  
• 0.5% downspread outputs deliver up to 10dB lower EMI  
• 6 skew-controlled copies of CPU output  
CPU to 3V66 Output Offset:  
CPU to IOAPIC Output Offset  
0.0 to1.5 ns (CPU leads)  
1.5 to 4.0 ns (CPU leads)  
• 6 copies of PCI output (synchronous w/CPU output)  
• 2 copies of 66 MHz fixed frequency 3.3V clock  
CPU to PCI Output Offset................. 0 to 4.0 ns (CPU leads)  
• 3 copies of 16.67 MHz IOAPIC clock, synchronous to  
CPU clock  
Table 1. Pin Selectable Frequency.  
• 1 copy of 48 MHz USB output  
SEL133/100#  
CPU0:5 (MHz)  
PCI  
33.3  
33.3  
• 2 copies of 14.31818 MHz reference clock  
• Programmable to 133 or 100 MHz operation  
1
0
133  
100  
• Power management control pins for clock stop and  
shut down  
• Available in 56-pin SSOP  
Block Diagram  
Pin Configuration  
2
X1  
X2  
XTAL  
OSC  
REF0:1  
CPU0:5  
GND_REF  
REF0  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
VDD_IOAPIC  
IOAPIC2  
IOAPIC1  
IOAPIC0  
GND_IOAPIC  
VDD_CPU  
CPU5  
1
CPU_STOP#  
2
STOP  
Clock  
Logic  
6
REF1  
3
VDD_REF  
X1  
4
5
X2  
6
GND_PCI  
GND_PCI  
PCI_F  
7
SPREAD#  
SEL0  
8
CPU4  
PLL 1  
GND_CPU  
VDD_CPU  
CPU3  
9
SEL1  
STOP  
Clock  
Logic  
2
VDD_PCI  
PCI1  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
SEL133/100#  
3V66_0:1  
÷2/÷1.5  
PCI2  
CPU2  
GND_PCI  
PCI3  
GND_CPU  
VDD_CPU  
CPU1  
1
5
PCI_F  
PCI1:5  
PCI4  
VDD_PCI  
VDD_PCI  
PCI5  
CPU0  
STOP  
Clock  
Logic  
÷2  
GND_CPU  
VDDA  
PWRDWN#  
PCI_STOP#  
GND_PCI  
GND_3V66  
GND_3V66  
VDD_3V66  
VDD_3V66  
GND_3V66  
GNDA  
PCI_STOP#  
CPU_STOP#  
PWR_DWN#  
3
Power  
Down  
Logic  
÷2  
IOAPIC0:2  
34  
33  
32  
31  
30  
29  
SPREAD#  
SEL1  
SEL0  
25  
26  
27  
28  
3V66_0  
3V66_1  
VDD_48MHZ  
48MHZ  
Tristate  
Logic  
VDD_3V66  
SEL133/100#  
GND_48MHZ  
1
PLL2  
48MHz  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07039 Rev. *B  
Revised June 25, 2004  
1234567...10

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