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CY28258PVC PDF预览

CY28258PVC

更新时间： 2024-02-19 22:27:04
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
7页 114K
描述
Low Skew Clock Driver, 26 True Output(s), 0 Inverted Output(s), CMOS, PDSO56, SSOP-56

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CY28258PVC 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP-56针数：56
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.92输入调节：STANDARD
JESD-30 代码：R-PDSO-G56JESD-609代码：e0
长度：18.415 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
最大I（ol）：0.012 A湿度敏感等级：1
功能数量：1反相输出次数：
端子数量：56实输出次数：26
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装等效代码：SSOP56,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：220
电源：2.5,3.3 VProp。Delay @ Nom-Sup：10 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.1 ns
座面最大高度：2.794 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5 mm
Base Number Matches：1

CY28258PVC 数据手册

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PRELIMINARY  
CY28258  
Memory Clock Buffer for 3 DDR and 2 SDRAM DIMMS  
Features  
Functional Description  
• One input to 26 output buffer/driver  
• Supports up to 3 DDR and 2 SDRAM DIMMS  
• One additional output for feedback  
• SMBus interface for individual output control  
• Low skew outputs (< 100 ps)  
The CY28258 is a 3.3V/2.5V buffer designed to distribute  
high-speed clocks in PC applications.The part has 26 outputs.  
Designers can configure these outputs to support 3 unbuffered  
standard DDR DIMMS and 2 SDRAM DIMMS. The CY28258  
can be used in conjunction with the W311 or similar clock syn-  
thesizer for the VIA Pro 266 chipset.  
The CY28258 also includes an SMBus interface which can  
enable or disable each output clock. On power-up, all output  
clocks are enabled (internal pull up).  
• Supports 266 MHz DDR SDRAM  
• 56-Pin SSOP Package  
Block Diagram  
Pin Configuration  
FBOUT  
SSOP  
Top View  
BUF_IN  
DDR0T  
DDR0C  
1
FBOUT  
VDD3.3_2.5  
GND  
56  
55  
SEL_DDR*  
VDD2.5  
GND  
NC  
NC  
SDRAM0  
SDRAM1  
2
3
54  
53  
52  
51  
50  
49  
4
SDRAM2  
SDRAM3  
SDRAM4  
SDRAM5  
SDRAM6  
DDR0T  
DDR0C  
5
6
SDRAM0  
SDRAM1  
VDD3.3_2.5  
GND  
SDRAM2  
SDRAM3  
VDD3.3_2.5  
BUF_IN  
DDR10T  
7
DDR10C  
VDD2.5  
GND  
DDR9T  
DDR9C  
VDD2.5  
NC  
GND  
DDR8T  
DDR8C  
VDD2.5  
GND  
DDR7T  
DDR7C  
DDR6T  
DDR6C  
SDATA  
8
9
SMBus  
Decoding  
48  
47  
SDRAM7  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
DDR5T  
DDR5C  
46  
45  
SCLOCK  
44  
43  
DDR6T  
DDR6C  
DDR7T  
DDR7C  
GND  
SDRAM4  
SDRAM5  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
VDD3.3_2.5  
GND  
DDR8T  
DDR8C  
DDR9T  
SDRAM6  
SDRAM7  
DDR5T  
DDR9C  
DDR10T  
DDR10C  
DDR5C  
VDD3.3_2.5  
SDATA  
GND  
SCLK  
VDD2.5  
GND  
DDR13C  
DDR13T  
GND  
VDD2.5  
DDR12T  
DDR12T  
DDR12C  
DDR13T  
DDR12C  
Note:  
DDR13C  
1. Internal 100K pull-up resistors present on inputs marked  
with *. Design should not rely solely on internal pull-up resistor  
to set I/O pins HIGH.  
SEL_DDR  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
February 9, 2001 Rev. **  
1234567

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