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CY2304SC-1T

更新时间： 2024-11-26 03:02:19

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赛普拉斯 - CYPRESS		/
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3.3V Zero Delay Buffer

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CY2304SC-1T 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP, SOP8,.25
针数：	8	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.26
系列：	2304	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e0
长度：	4.889 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
最大I（ol）：	0.008 A	湿度敏感等级：	3
功能数量：	1	反相输出次数：
端子数量：	8	实输出次数：	4
最高工作温度：	70 °C	最低工作温度：
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP8,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	220	电源：	3.3 V
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.2 ns
座面最大高度：	1.727 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	3.8985 mm
最小 fmax：	133.3 MHz

CY2304SC-1T 数据手册

CY2304

3.3V Zero Delay Buffer

required to be driven into the FBK pin, and can be obtained

from one of the outputs. The input-to-output skew is

guaranteed to be less than 250 ps, and output-to-output skew

is guaranteed to be less than 200 ps.

Features

• Zero input-output propagation delay, adjustable by

capacitive load on FBK input

• Multiple configurations—see “Available Configura-

tions” table

• Multiple low-skew outputs

• 10-MHz to 133-MHz operating range

• 90 ps typical peak cycle-to-cycle jitter at 15pF, 66MHz

• Space-saving 8-pin 150-mil SOIC package

• 3.3V operation

The CY2304 has two banks of two outputs each.

The CY2304 PLL enters a power-down state when there are

no rising edges on the REF input. In this mode, all outputs are

three-stated and the PLL is turned off, resulting in less than

25 µA of current draw.

Multiple CY2304 devices can accept the same input clock and

distribute it in a system. In this case, the skew between the

outputs of two devices is guaranteed to be less than 500 ps.

The CY2304 is available in two different configurations, as

shown in the “Available Configurations” table. The CY2304–1

is the base part, where the output frequencies equal the

reference if there is no counter in the feedback path.

The CY2304–2 allows the user to obtain Ref and 1/2x or 2x

frequencies on each output bank. The exact configuration and

output frequencies depends on which output drives the

feedback pin.

• Industrial temperature available

Functional Description

The CY2304 is a 3.3V zero delay buffer designed to distribute

high-speed clocks in PC, workstation, datacom, telecom, and

other high-performance applications.

The part has an on-chip phase-locked loop (PLL) that locks to

an input clock presented on the REF pin. The PLL feedback is

Pin Configuration

Logic Block Diagram

FBK

8-pin SOIC

Top View

CLKA1

FBK

CLKB2

CLKB1

REF

PLL

REF

CLKA1

CLKA2

GND

CLKA2

Extra Divider (-2)

CLKB1

CLKB2

Available Configurations

Device

FBK from

Bank A Frequency Bank B Frequency

CY2304-1

CY2304-2

Bank A or B

Bank A

Reference

Reference/2

Reference

Bank B

2 × Reference

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose, CA 95134

•

408-943-2600

Document #: 38-07247 Rev. *D

Revised January 12, 2005

12 3 4 5 6 7 8

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型号	品牌	获取价格	描述	数据表
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CY2304SC-2T	CYPRESS	获取价格	3.3V Zero Delay Buffer
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CY2304SI-2	ROCHESTER	获取价格	2304 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8, 0.150
CY2304SI-2	CYPRESS	获取价格	3.3V Zero Delay Buffer
CY2304SI-2T	CYPRESS	获取价格	3.3V Zero Delay Buffer
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