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CXA1977R

更新时间： 2024-01-21 13:55:53

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索尼 - SONY		转换器模数转换器
页数	文件大小	规格书
16页	274K
描述
10-bit 20MSPS A/D Converter

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CXA1977R 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	LFQFP, QFP48,.35SQ,20	针数：	48
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.84
Is Samacsys：	N	最大模拟输入电压：	4 V
最小模拟输入电压：	2 V	转换器类型：	ADC, PROPRIETARY METHOD
JESD-30 代码：	S-PQFP-G48	JESD-609代码：	e6
长度：	7 mm	最大线性误差 (EL)：	0.1953%
模拟输入通道数量：	1	位数：	10
功能数量：	1	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-20 °C
输出位码：	BINARY, 2'S COMPLEMENT BINARY, 1'S COMPLEMENT BINARY	输出格式：	PARALLEL, WORD
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP48,.35SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	5 V	认证状态：	Not Qualified
采样速率：	20 MHz	采样并保持/跟踪并保持：	SAMPLE
座面最大高度：	1.7 mm	子类别：	Analog to Digital Converters
标称供电电压：	5 V	表面贴装：	YES
技术：	BIPOLAR	温度等级：	OTHER
端子面层：	Tin/Bismuth (Sn/Bi)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	10	宽度：	7 mm
Base Number Matches：	1

CXA1977R 数据手册

CXA1977R

Item

Symbol

Measurement conditions

Min.

2.7

Typ.

3.4

Max. Unit

Digital output

V^OH

VOL

IOZ

IOH = –300µA

IOL = +500µA

Digital output voltage

DVCC1, 2 = 4.6V

0.5

Leak current during output off

Dynamic characteristics

Differential gain error

–20

µA

DVCC1, 2 = 5.25V, VO = 3.6V

0.5

0.3

deg

NTSC 40IRE mod. ramp,

Fc = 14.3MSPS

Differential phase error

Fc = 20MSPS FIN = 1kHz

Fc = 20MSPS FIN = 1MHz

Fc = 20MSPS FIN = 2MHz

Fc = 20MSPS FIN = 7.5MHz

SNR

Power supply

DV^CC1 current

DVCC1 = +5V

µA

6.0

4.3

0.05

9.9

7.3

0.16

14.0

12.0

0.30

I^DVCC1

IDVCC2

IDVCC3

IAVCC

During power save

DVCC2 = +5V

DVCC2 current

DV^CC3 current

AV^CCcurrent

During power save

DVCC3 = +5V

8.1

0.34

0.5

14.7

0.55

3.2

21.1

1.13

6.0

During power save

AVCC = +5V

During power save

Power dissipation Pd = A + B

A = (IDVCC1 + IDVCC2 + IDVCC3

+ IAVCC) × 5V

160

239

B = | IREF | × 2V

During power save

+1 < EDL2 ≤ +2 (LSB) is two and under.

CLK input

MINV, LINV, ENABLE, and PS inputs

Refer to Timing Diagram (1)

Refer to Timing Diagram (2)

The load is a bi-state totem-pole output delay time test load circuit.

The load is a 3-state output test load circuit.

When PS and ENABLE inputs are in high level.

– 7 –

1...4 5 678 9 10...16

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