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CP82C84AZ

更新时间： 2024-02-04 19:01:54
品牌 Logo 应用领域
英特矽尔 - INTERSIL 驱动器时钟发生器
页数 文件大小 规格书
11页 291K
描述
CMOS Clock Generator Driver

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CP82C84AZ 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：DIP, DIP18,.3Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.75JESD-30 代码：R-PDIP-T18
JESD-609代码：e0端子数量：18
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：24 MHz封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP18,.3
封装形状：RECTANGULAR封装形式：IN-LINE
电源：5 V主时钟/晶体标称频率：24 MHz
认证状态：Not Qualified子类别：Clock Generators
最大压摆率：40 mA最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUALuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

CP82C84AZ 数据手册

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82C84A  
AC Electrical Specifications  
V
= +5V± 10%,  
CC  
= 0 C to +70 C (C82C84A),  
o
o
T
T
T
A
A
A
o
o
= -40 C to +85 C (I82C84A),  
o
o
= -55 C to +125 C (M82C84A)  
LIMITS  
(NOTE 1)  
TEST  
SYMBOL  
PARAMETER  
MIN  
MAX  
UNITS  
CONDITIONS  
TIMING REQUIREMENTS  
(1) TEHEL  
(2) TELEH  
(3) TELEL  
External Frequency HIGH Time  
External Frequency LOW Time  
EFI Period  
13  
13  
36  
2.4  
35  
35  
35  
0
-
-
ns  
ns  
ns  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
90%-90% V  
IN  
IN  
10%-10% V  
-
XTAL Frequency  
25  
-
Note 2  
(4) TR2VCL  
(5) TR1VCH  
(6) TR1VCL  
(7) TCLR1X  
(8) TAYVCL  
(9) TCLAYX  
(10) TA1VR1V  
(11) TCLA1X  
(12) TYHEH  
(13) TEHYL  
(14) TYHYL  
(15) TI1HCL  
(16) TCLI1H  
TIMING RESPONSES  
(17) TCLCL  
(18) TCHCL  
(19) TCLCH  
RDY1, RDY2 Active Setup to CLK  
RDY1, RDY2 Active Setup to CLK  
RDY1, RDY2 Inactive Setup to CLK  
RDY1, RDY2 Hold to CLK  
ASYNC Setup to CLK  
ASYNC = HIGH  
ASYNC = LOW  
-
-
-
50  
0
-
ASYNC Hold to CLK  
-
AEN1, AEN2 Setup to RDY1, RDY2  
AEN1, AEN2 Hold to CLK  
CSYNC Setup to EFI  
15  
0
-
-
20  
20  
-
CSYNC Hold to EFI  
-
CSYNC Width  
2 TELEL  
65  
-
RES Setup to CLK  
-
Note 3  
Note 3  
RES Hold to CLK  
20  
-
CLK Cycle Period  
CLK HIGH Time  
125  
(1/3 TCLCL) +2.0  
(2/3 TCLCL) -15.0  
-
-
-
ns  
ns  
ns  
ns  
Note 6  
Note 6  
CLK LOW Time  
-
Note 6  
(20) TCH1CH2  
(21) TCL2CL1  
CLK Rise or Fall Time  
10  
1.0V to 3.0V  
(22) TPHPL  
(23) TPLPH  
(24) TRYLCL  
(25) TRYHCH  
(26) TCLIL  
(27) TCLPH  
(28) TCLPL  
(29) TOLCH  
(30) TOLCL  
NOTES:  
PCLK HIGH Time  
TCLCL-20  
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Note 6  
Note 6  
Note 4  
Note 5  
PCLK LOW Time  
TCLCL-20  
-
Ready Inactive to CLK (See Note 4)  
Ready Active to CLK (See Note 3)  
CLK to Reset Delay  
-8  
-
(2/3 TCLCL) -15.0  
-
-
-
40  
22  
22  
22  
35  
CLK to PCLK HIGH Delay  
CLK to PCLK LOW Delay  
OSC to CLK HIGH Delay  
OSC to CLK LOW Delay  
-
-5  
2
1. Tested as follows: f = 2.4MHz, V = 2.6V, V = 0.4V, C = 50pF, V  
IH IL OH  
≥ 1.5V, V ≤ 1.5V, unless otherwise specified. RES and F/C must switch  
OL  
L
between 0.4V and V  
CC  
-0.4V. Input rise and fall times driven at 1ns/V. V ≤ V (max) - 0.4V for CSYNC pin. V = 4.5V and 5.5V.  
IL IL CC  
2. Tested using EFI or X1 input pin.  
3. Setup and hold necessary only to guarantee recognition at next clock.  
4. Applies only to T2 states.  
5. Applies only to T3 TW states.  
6. Tested with EFI input frequency = 4.2MHz.  
FN2974.3  
7
December 6, 2005  
1...4567891011

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