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CP82C54Z PDF预览

CP82C54Z

更新时间： 2024-02-18 11:24:22
品牌 Logo 应用领域
英特矽尔 - INTERSIL 外围集成电路光电二极管双倍数据速率时钟
页数 文件大小 规格书
22页 387K
描述
CMOS Programmable Intervel Timer

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CP82C54Z 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Transferred零件包装代码：DIP
包装说明：DIP,针数：24
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：11 weeks
风险等级：3.37最大时钟频率：8 MHz
外部数据总线宽度：8信息访问方法：PARALLEL, DIRECT ADDRESS
JESD-30 代码：R-PDIP-T24JESD-609代码：e3
长度：31 mm位数：16
端子数量：24计时器数量：3
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT APPLICABLE认证状态：Not Qualified
座面最大高度：6.35 mm最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT APPLICABLE
宽度：15.24 mmuPs/uCs/外围集成电路类型：TIMER, PROGRAMMABLE
Base Number Matches：1

CP82C54Z 数据手册

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82C54  
AC Electrical SpecificationsV = +5.0V ± 10%, Includes all Temperature Ranges  
CC  
82C54  
82C54-10  
82C54-12  
TEST  
SYMBOL  
PARAMETER  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
UNITS  
CONDITIONS  
READ CYCLE  
(1)  
(2)  
(3)  
(4)  
(5)  
(6)  
(7)  
(8)  
TAR  
Address Stable Before RD  
CS Stable Before RD  
Address Hold Time After RD  
RD Pulse Width  
30  
0
-
25  
0
-
-
25  
0
-
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
1
TSR  
TRA  
TRR  
TRD  
TAD  
TDF  
TRV  
-
-
1
0
0
-
0
-
1
150  
-
-
95  
-
-
95  
-
-
1
Data Delay from RD  
120  
210  
85  
-
85  
185  
65  
-
85  
185  
65  
-
1
1
Data Delay from Address  
RD to Data Floating  
-
-
-
5
5
5
2, Note 1  
Command Recovery Time  
200  
165  
165  
WRITE CYCLE  
(9)  
TAW  
Address Stable Before WR  
CS Stable Before WR  
0
0
-
-
-
-
-
-
-
0
0
-
-
-
-
-
-
-
0
0
-
-
-
-
-
-
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
(10)  
(11)  
(12)  
(13)  
(14)  
(15)  
TSW  
TWA  
Address Hold Time After WR  
0
0
0
TWW WR Pulse Width  
95  
140  
25  
200  
95  
95  
0
95  
95  
0
TDW  
TWD  
TRV  
Data Setup Time Before WR  
Data Hold Time After WR  
Command Recovery Time  
165  
165  
CLOCK AND GATE  
TCLK Clock Period  
TPWH High Pulse Width  
TPWL Low Pulse Width  
(16)  
(17)  
(18)  
(19)  
(20)  
(21)  
(22)  
(23)  
(24)  
(25)  
(26)  
(27)  
(28)  
(29)  
(30)  
NOTE:  
125  
60  
60  
-
DC  
-
100  
30  
40  
-
DC  
-
80  
30  
30  
-
DC  
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
1
1
1
-
-
-
TR  
TF  
Clock Rise Time  
25  
25  
-
25  
25  
-
25  
25  
-
Clock Fall Time  
-
-
-
TGW  
TGL  
TGS  
TGH  
TOD  
Gate Width High  
50  
50  
50  
50  
-
50  
50  
40  
50  
-
50  
50  
40  
50  
-
1
1
1
1
1
1
1
1
1
1
Gate Width Low  
-
-
-
Gate Setup Time to CLK  
Gate Hold Time After CLK  
Output Delay from CLK  
-
-
-
-
-
-
150  
120  
260  
55  
40  
40  
100  
100  
240  
55  
40  
40  
100  
100  
240  
55  
40  
40  
TODG Output Delay from Gate  
-
-
-
TWO  
TWC  
TWG  
TCL  
OUT Delay from Mode Write  
CLK Delay for Loading  
-
-
-
0
0
0
Gate Delay for Sampling  
CLK Setup for Count Latch  
-5  
-40  
-5  
-40  
-5  
-40  
1. Not tested, but characterized at initial design and at major process/design changes.  
4
1234567...22

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