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CD74HC4050NSR PDF预览

CD74HC4050NSR

更新时间： 2024-02-17 09:50:30
品牌 Logo 应用领域
德州仪器 - TI 栅极触发器逻辑集成电路光电二极管
页数 文件大小 规格书
7页 135K
描述
High-Speed CMOS Logic Hex Buffers, Inverting and Non-Inverting

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CD74HC4050NSR 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP16,.25针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.08Is Samacsys：N
其他特性：CMOS-TTL LEVEL TRANSLATOR系列：HC/UH
JESD-30 代码：R-PDSO-G16JESD-609代码：e4
长度：5 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUFFER最大I（ol）：0.004 A
湿度敏感等级：1功能数量：6
输入次数：1端子数量：16
最高工作温度：125 °C最低工作温度：-55 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH包装方法：TR
峰值回流温度（摄氏度）：260电源：2/6 V
最大电源电流（ICC）：0.04 mAProp。Delay @ Nom-Sup：26 ns
传播延迟（tpd）：130 ns认证状态：Not Qualified
施密特触发器：NO座面最大高度：1.2 mm
子类别：Gates最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：4.5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4.4 mmBase Number Matches：1

CD74HC4050NSR 数据手册

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CD54HC4049, CD74HC4049, CD54HC4050, CD74HC4050  
DC Electrical Specifications (Continued)  
o
TEST  
CONDITIONS  
–55 C TO  
o
o
o
o
25 C  
–40 C TO 85 C  
125 C  
V
CC  
PARAMETER  
SYMBOL  
V (V)  
I
(mA)  
O
(V)  
MIN  
TYP  
MAX  
MIN  
MAX  
MIN  
MAX  
40  
UNITS  
I
Quiescent Device  
Current  
I
V
or  
0
6
-
-
2
-
20  
-
µA  
CC  
CC  
GND  
Switching Specifications Input t , t = 6ns  
r
f
o
o
–40 C TO  
–55 C TO  
o
o
o
25 C  
85 C  
125 C  
TEST  
PARAMETER  
HC TYPES  
SYMBOL CONDITIONS  
V
(V) MIN  
TYP MAX  
MIN  
MAX  
MIN  
MAX UNITS  
CC  
Propagation Delay,  
nA to nY HC4049  
nA to nY HC4050  
t
t
C = 50pF  
2
-
-
-
85  
17  
14  
-
-
-
-
-
-
-
-
-
-
105  
21  
18  
-
-
-
-
-
-
-
-
-
-
130  
26  
22  
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
pF  
pF  
PLH, PHL  
L
4.5  
6
-
-
-
-
-
-
-
-
-
C = 15pF  
5
6
-
L
Transition Times (Figure 1)  
Input Capacitance  
t
, t  
TLH THL  
C = 50pF  
L
2
75  
15  
13  
10  
-
95  
19  
16  
10  
-
110  
22  
19  
10  
-
4.5  
6
-
-
C
-
-
-
-
I
Power Dissipation Capacitance  
(Notes 2, 3)  
C
5
35  
PD  
NOTES:  
2. C  
is used to determine the dynamic power consumption, per gate.  
2
PD  
3. P = V  
f (C  
PD  
+ C ) where f = Input Frequency, C = Output Load Capacitance, V  
= Supply Voltage.  
D
CC  
i
L
i
L
CC  
Test Circuit and Waveform  
t = 6ns  
t = 6ns  
f
r
V
CC  
90%  
50%  
10%  
INPUT  
GND  
t
t
TLH  
THL  
90%  
50%  
10%  
INVERTING  
OUTPUT  
t
t
PLH  
PHL  
FIGURE 1. HC AND HCU TRANSITION TIMES AND PROPAGATION DELAY TIMES, COMBINATION LOGIC  
4
1234567

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