BU4015BF-E2

更新时间： 2024-02-09 03:44:11

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High Voltage CMOS Logic ICs

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BU4015BF-E2 数据手册

BU4015B,BU4015BF,BU4021B,BU4021BF,

BU4094BC,BU4094BCF,BU4094BCFV,BU4538B,BU4028B

Technical Note

●Electrical Characteristics(BU4021B)

DC Characteristics (Unless otherwise noted VSS=0[V],Ta=25[℃])

Limits

Parameter

Symbol

VIH

Unit

Condition

Fig.No

Min

3.5

7.0

11.0

－

Typ

－

Max

－

VDD[V]

Input ‘H’ voltage

－

1.5

3.0

4.0

0.3

-0.3

－

Input ‘L’ voltage

VIL

－

Input ‘H’ current

Input ‘L’ current

IIH

IIL

－

μA

VIH=15[V]

VIL=0[V]

－

4.95

9.95

14.95

－

Output ‘H’ voltage

Output ‘L’ voltage

Output ‘H’ current

Output ‘L’ current

Static supply current

VOH

VOL

IOH

IOL

－

IO=0[mA]

－

0.05

－

IO=0[mA]

-0.16

-0.4

-1.2

0.44

1.1

3.0

－

VOH=4.6[V]

VOH=9.5[V]

VOH=13.5[V]

VOL=0.4[V]

VOL=0.5[V]

VOL=1.5[V]

－

μA

－

IDD

－

VI=VDD or GND

Switching Characteristics (Unless otherwise noted VSS=0[V],Ta=25[℃],CL=50[pF])

Limits

Parameter

Symbol

Unit

Condition

Fig.No

Min

－

Typ

180

100

Max

－

5.0

4.0

－

VDD[V]

Output rising time

tTLH

－

Output falling time

tTHL

tPLH

－

13・15

14・16

400

170

115

400

170

115

150

“L” to ”H”

Propagation delay time

CLOCK→Q P/S→Q

“H” to ”L”

Propagation delay time

CLOCK→Q P/S→Q

tPHL

Set up time

tsu

150

Minimum clock pulse

width

tW(CLK)

3.0

6.0

8.0

－

Maximum clock

frequency

f (CLK)

Max.

MHz

μs

－

Maximum clock

rising/falling time

tr(CLK)

tf(CLK)

－

150

Minimum P/S

Control pulse width

tw(P/S)

CIN

－

Input capacitance

－

www.rohm.com

2009.06 - Rev.A

4/17

1 2 345 6 7...18

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