May 2001
Advance Information
AS7C33256PFD32A
AS7C33256PFD36A
®
3.3V 256K × 32/36 pipeline burst synchronous SRAM
Features
• Asynchronous output enable control
• Economical 100-pin TQFP package
• Byte write enables
• Multiple chip enables for easy expansion
• 3.3V core power supply
• Organization: 262,144 words x 32 or 36 bits
• Fast clock speeds to 200 MHz in LVTTL/LVCMOS
• Fast clock to data access: 3.0/3.1/3.5/4.0/5.0 ns
• Fast OE access time: 3.0/3.1/3.5/4.0/5.0 ns
• Fully synchronous register-to-register operation
• Single register “Flow-through” mode
• Dual-cycle deselect
- Single-cycle deselect also available (AS7C33256PFS32A/
AS7C33256PFS36A)
• Pentium® compatible architecture and timing
• 2.5V or 3.3V I/O operation with separate V
DDQ
• 30 mW typical standby power in power down mode
*
• NTD™ pipeline architecture available
(AS7C33256NTD32A/ AS7C33256NTD36A)
*
Logic block diagram
Pin arrangement
LBO
CLK
ADV
ADSC
ADSP
CLK
CE
Q0
Burst logic
CLR
256K × 32/36
Memory
Q1
2
2
18
array
D
CE
CLK
Q
DQP /NC
c
1
DQP /NC
b
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A[17:0]
18
16
18
Address
register
DQ
DQ
2
c
b
DQ
b
DQ
c
3
V
V
4
DDQ
SSQ
b
DDQ
SSQ
c
V
V
5
36/32
36/32
GWE
BWE
DQ
DQ
6
D
Q
Q
Q
Q
DQ
d
DQ
b
DQ
c
7
Byte write
BW
DQ
DQ
8
d
b
c
registers
DQ
c
9
DQ
b
CLK
V
V
V
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
SSQ
DDQ
b
SSQ
V
DQ
DQ
c
D
DDQ
DQ
c
DQ
BW
BW
c
c
Byte write
DQ
b
registers
V
FT
SS
CLK
D
NC
VDD
ZZ
V
DD
TQFP 14 × 20 mm
NC
DQ
b
V
b
Byte write
SS
DQ
DQ
DQ
d
registers
a
d
DQ
a
CLK
V
V
DDQ
SSQ
DDQ
D
V
V
DQ
SSQ
d
a
4
BW
DQ
DQ
a
a
Byte write
DQ
a
DQ
d
registers
CLK
D
DQ
DQ
a
d
DQ
d
DQ
a
CE0
CE1
CE2
V
V
V
OE
Output
registers
CLK
Q
Q
SSQ
DDQ
SSQ
V
DQ
Input
registers
CLK
DDQ
Enable
register
DQ
DQ
a
a
d
CE
CLK
DQ
d
DQP /NC
DQP /NC
a
d
D
Enable
delay
Power
down
ZZ
register
CLK
OE
Note: Pins 1,30,51,80 are NC for ×32
DATA [35:0]
DATA [31:0]
FT
Selection guide
–2001
5
–183
5.4
–166
–133
7.5
133
4
–100
10
Units
ns
Minimum cycle time
Maximum clock frequency
6
200
3
183
3.1
166
3.5
475
130
30
100
5
MHz
ns
Maximum pipelined clock access time
Maximum operating current
570
160
30
540
140
30
425
100
30
325
90
mA
mA
mA
Maximum standby current
Maximum CMOS standby current (DC)
1 Shading indicates future availability.
30
*
®
Pentium is a registered trademark of Intel Corporation. NTD™ is a trademark of Alliance Semiconductor Corporation. All trademarks mentioned in this document are
the property of their respective owners.
5/25/01; v.0.9.1
Alliance Semiconductor
P. 1 of 11
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