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ADUM1300 PDF预览

ADUM1300

更新时间： 2024-02-13 10:08:07
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 846K
描述
Triple-Channel Digital Isolators

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ADUM1300 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP, SOP16,.4针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8543.70.99.60风险等级：5.81
接口集成电路类型：INTERFACE CIRCUIT接口标准：EIA-232; EIA-422; EIA-485
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：10.3 mm湿度敏感等级：1
功能数量：3端子数量：16
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
认证状态：Not Qualified筛选级别：AEC-Q100
座面最大高度：2.65 mm最大供电电压：5.5 V
最小供电电压：3 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mm

ADUM1300 数据手册

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ADuM1300/ADuM1301  
Parameter  
Symbol  
Min  
Typ  
Max Unit  
Test Conditions  
90 Mbps (CRW Grade Only)  
VDD1 Supply Current  
5 V/3 V Operation  
3 V/5 V Operation  
VDD2 Supply Current  
5 V/3 V Operation  
3 V/5 V Operation  
For All Models  
IDD1 (90)  
43  
24  
57  
36  
mA  
mA  
45 MHz logic signal freq.  
45 MHz logic signal freq.  
IDD2 (90)  
16  
29  
23  
37  
mA  
mA  
45 MHz logic signal freq.  
45 MHz logic signal freq.  
Input Currents  
IIA, IIB, IIC,  
IE1, IE2  
–10  
+0.01  
+10 µA  
0 ≤ VIA,VIB, VIC ≤ VDD1 or VDD2  
0 ≤ VE1,VE2 ≤ VDD1 or VDD2  
,
Logic High Input Threshold  
5 V/3 V Operation  
3 V/5 V Operation  
VIH, VEH  
2.0  
1.6  
V
V
Logic Low Input Threshold  
5 V/3 V Operation  
3 V/5 V Operation  
VIL, VEL  
0.8  
0.4  
V
V
V
Logic High Output Voltages  
VOAH, VOBH  
VOCH  
,
VDD1, VDD2  
0.1  
–
V
DD1/VDD2  
IOx = –20 µA, VIx = VIxH  
IOx = –4 mA, VIx = VIxH  
VDD1  
,
VDD1  
/
V
VDD2 – 0.4  
VDD2 – 0.2  
Logic Low Output Voltages  
VOAL, VOBL, VOCL  
0.0  
0.04  
0.2  
0.1  
0.1  
0.4  
V
V
V
IOx = 20 µA, VIx = VIxL  
IOx = 400 µA, VIx = VIxL  
IOx = 4 mA, VIx = VIxL  
SWITCHING SPECIFICATIONS  
ADuM130xARW  
Minimum Pulse Width3  
Maximum Data Rate4  
PW  
1000 ns  
Mbps  
100 ns  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
1
50  
Propagation Delay5  
tPHL, tPLH  
PWD  
tPSK  
70  
5
Pulse-Width Distortion, |tPLH – tPHL  
Propagation Delay Skew6  
Channel-to-Channel Matching7  
ADuM130xBRW  
|
40  
50  
50  
ns  
ns  
ns  
tPSKCD/OD  
Minimum Pulse Width3  
Maximum Data Rate4  
PW  
100 ns  
Mbps  
ns  
CL = 15 pF,CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
10  
15  
Propagation Delay5  
tPHL, tPLH  
PWD  
35  
5
50  
3
5
Pulse-Width Distortion, |tPLH – tPHL  
Change vs. Temperature  
Propagation Delay Skew6  
Channel-to-Channel Matching,  
Codirectional Channels7  
|
ns  
ps/°C  
ns  
ns  
tPSK  
tPSKCD  
6
3
Channel-to-Channel Matching,  
tPSKOD  
22  
ns  
CL = 15 pF, CMOS signal levels  
Opposing-Directional Channels7  
ADuM130xCRW  
Minimum Pulse Width3  
Maximum Data Rate4  
PW  
8.3  
120  
30  
0.5  
3
11.1 ns  
Mbps  
ns  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
90  
20  
Propagation Delay5  
tPHL, tPLH  
PWD  
40  
2
5
Pulse-Width Distortion, |tPLH-tPHL  
Change vs. Temperature  
Propagation Delay Skew6  
Channel-to-Channel Matching,  
Codirectional Channels7  
|
ns  
ps/°C  
ns  
ns  
tPSK  
tPSKCD  
14  
2
Channel-to-Channel Matching,  
tPSKOD  
5
ns  
CL = 15 pF, CMOS signal levels  
Opposing-Directional Channels7  
Rev. C | Page 8 of 20  
1...567891011...20

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