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ADSP-2185LBST-133

更新时间： 2024-02-29 06:21:48
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亚德诺 - ADI 电脑
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31页 224K
描述
DSP Microcomputer

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ADSP-2185LBST-133 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：LFQFP, QFP100,.63SQ,20
针数：100Reach Compliance Code：not_compliant
ECCN代码：3A991.A.2HTS代码：8542.31.00.01
风险等级：5.36地址总线宽度：14
桶式移位器：YES边界扫描：NO
外部数据总线宽度：24格式：FLOATING POINT
集成缓存：NO内部总线架构：MULTIPLE
JESD-30 代码：S-PQFP-G100JESD-609代码：e0
长度：14 mm低功率模式：YES
湿度敏感等级：3外部中断装置数量：6
端子数量：100片上数据RAM宽度：16
片上程序ROM宽度：24最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP100,.63SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
认证状态：Not QualifiedRAM（字数）：8192
ROM可编程性：FLASH座面最大高度：1.6 mm
最大供电电压：3.6 V最小供电电压：3 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
宽度：14 mmuPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHER
Base Number Matches：1

ADSP-2185LBST-133 数据手册

 浏览型号ADSP-2185LBST-133的Datasheet PDF文件第1页浏览型号ADSP-2185LBST-133的Datasheet PDF文件第2页浏览型号ADSP-2185LBST-133的Datasheet PDF文件第3页浏览型号ADSP-2185LBST-133的Datasheet PDF文件第5页浏览型号ADSP-2185LBST-133的Datasheet PDF文件第6页浏览型号ADSP-2185LBST-133的Datasheet PDF文件第7页 
ADSP-2185L  
Memory Interface Pins  
Common-Mode Pin Descriptions  
The ADSP-2185L processor can be used in one of two modes,  
Full Memory Mode, which allows BDMA operation with full  
external overlay memory and I/O capability, or Host Mode,  
which allows IDMA operation with limited external addressing  
capabilities. The operating mode is determined by the state of  
the Mode C pin during RESET and cannot be changed while  
the processor is running. See tables for Full Memory Mode Pins  
and Host Mode Pins for descriptions.  
Pin  
# of Input/  
Name(s) Pins Output Function  
RESET  
BR  
BG  
BGH  
DMS  
PMS  
IOMS  
BMS  
CMS  
RD  
WR  
IRQ2/  
PF7  
IRQL1/  
PF6  
1
1
1
1
1
1
1
1
1
1
1
1
I
I
Processor Reset Input  
Bus Request Input  
Bus Grant Output  
O
O
O
O
O
O
O
O
O
Bus Grant Hung Output  
Data Memory Select Output  
Program Memory Select Output  
Memory Select Output  
Byte Memory Select Output  
Combined Memory Select Output  
Memory Read Enable Output  
Memory Write Enable Output  
Full Memory Mode Pins (Mode C = 0)  
Pin  
# of Input/  
Name(s) Pins Output Function  
A13:0  
D23:0  
14  
24  
O
Address Output Pins for Program,  
Data, Byte and I/O Spaces  
I/O  
Data I/O Pins for Program, Data,  
Byte and I/O Spaces (8 MSBs are  
also used as Byte Memory addresses)  
I
Edge- or Level-Sensitive Interrupt  
I/O  
Request.1 Programmable I/O Pin  
1
1
1
I
I/O  
I
I/O  
I
Level-Sensitive Interrupt Requests1  
Programmable I/O Pin  
Host Mode Pins (Mode C = 1)  
IRQL0/  
PF5  
IRQE/  
PF4  
Level-Sensitive Interrupt Requests1  
Programmable I/O Pin  
Pin  
# of Input/  
Edge-Sensitive Interrupt Requests1  
Programmable I/O Pin  
Name(s) Pins Output Function  
I/O  
I/O  
IAD15:0 16  
I/O  
O
IDMA Port Address/Data Bus  
PF3  
Programmable I/O Pin During  
Normal Operation  
A0  
1
Address Pin for External I/O, Pro-  
gram, Data or Byte access  
Mode C/  
PF2  
1
1
I
Mode Select Input—Checked  
Only During RESET  
Programmable I/O Pin During  
Normal Operation  
Mode Select Input—Checked  
Only During RESET  
Programmable I/O Pin During  
Normal Operation  
Mode Select Input—Checked  
Only During RESET  
Programmable I/O Pin During  
Normal Operation  
D23:8  
16  
I/O  
Data I/O Pins for Program, Data  
Byte and I/O spaces  
I/O  
I
IWR  
IRD  
IAL  
IS  
1
1
1
1
1
I
IDMA Write Enable  
IDMA Read Enable  
IDMA Address Latch Pin  
IDMA Select  
I
Mode B/  
I
I
PF1  
I/O  
I
IACK  
O
IDMA Port Acknowledge  
Mode A/  
PF0  
1
In Host Mode, external peripheral addresses can be decoded using the A0,  
CMS, PMS, DMS and IOMS signals  
I/O  
Terminating Unused Pin  
The following table shows the recommendations for terminating  
unused pins.  
CLKIN,  
XTAL  
CLKOUT  
SPORT0  
SPORT1  
IRQ1:0  
FI, FO  
PWD  
PWDACK  
FL0, FL1,  
FL2  
2
1
5
5
I
O
I/O  
I/O  
Clock or Quartz Crystal Input  
Processor Clock Output  
Serial Port I/O Pins  
Serial Port I/O Pins  
Edge- or Level-Sensitive Interrupts,  
Flag In, Flag Out2  
Pin Terminations  
I/O  
Hi-Z*  
Pin  
Name  
3-State Reset Caused  
(Z)  
Unused  
State  
By  
Configuration  
XTAL  
CLKOUT  
A13:1 or  
IAD12:0  
A0  
D23:8  
D7 or  
IWR  
D6 or  
IRD  
D5 or  
IAL  
I
O
I
O
Hi-Z  
Float  
Float  
BR, EBR Float  
IS Float  
BR, EBR Float  
BR, EBR Float  
BR, EBR Float  
1
1
I
O
Power-Down Control Input  
Power-Down Control Output  
O (Z)  
I/O (Z) Hi-Z  
O (Z) Hi-Z  
I/O (Z) Hi-Z  
I/O (Z) Hi-Z  
I
I/O (Z) Hi-Z  
I
I/O (Z) Hi-Z  
I
3
O
Output Flags  
VDD and  
GND  
16  
9
I
Power and Ground  
For Emulation Use  
I
High (Inactive)  
BR, EBR Float  
BR, EBR High (Inactive)  
Float  
EZ-Port  
I/O  
I
N
OTES  
1Interrupt/Flag Pins retain both functions concurrently. If IMASK is set to enable the  
corresponding interrupts, then the DSP will vector to the appropriate interrupt vec-  
tor address when the pin is asserted, either by external devices, or set as a program-  
mable flag.  
I
Low (Inactive)  
2SPORT configuration determined by the DSP System Control Register. Software  
configurable.  
REV. A  
–4–  
1234567...31

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