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ADNS-2001

更新时间： 2024-01-31 03:48:36

品牌	Logo	应用领域
安华高科 - AVAGO		光电二极管
页数	文件大小	规格书
12页	203K
描述
SPECIALTY ANALOG CIRCUIT, PDIP16

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ADNS-2001 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Obsolete	包装说明：	DIP,
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.34
Is Samacsys：	N	其他特性：	5 VOLT SUPPLY VOLTAGE ALSO AVAILABLE
模拟集成电路 - 其他类型：	ANALOG CIRCUIT	JESD-30 代码：	R-PDIP-T16
JESD-609代码：	e0	长度：	22.3 mm
功能数量：	1	端子数量：	16
最高工作温度：	40 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	认证状态：	Not Qualified
座面最大高度：	4.8 mm	最大供电电压 (Vsup)：	3.45 V
最小供电电压 (Vsup)：	3.15 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	NO	温度等级：	COMMERCIAL
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	12.34 mm	Base Number Matches：	1

ADNS-2001 数据手册

PS/2 Mode Output Waveforms @ 24 MHz

Host Sending Data Timing Diagram

I/O

INHIBIT

1ST

CLK

2ND

CLK

9TH

CLK

10TH

CLK

11TH

CLK

(5)

(3)

DATA

START BIT

BIT 0

(2)

PARITY BIT

(2)

STOP

BIT

(1)

(4)

Notes:

1. The mouse checks the DATA line. If the line is low, the system has data to transmit. The DATA line is set inactive when the start bit (always 0) is

placed on the DATA line.

2. The mouse samples the DATA line for each bit while the CLK line is high. Data must be stable within 1 microsecond after the rising edge of the

CLK line.

3. The mouse checks for a high stop bit after the 10th CLK. If the DATA line is low, the mouse continues to clock until the DATA line becomes high,

then clocks the line-control bit, and at the next opportunity sends a Resend command to the system.

4. The mouse pulls the DATA line low, producing the line-control bit.

5. The host can pull the CLK line low, inhibiting the mouse.

Timing Parameter

Description

Min. Time

22.5 µsec

0 µsec

Max. Time

37.5 µsec

22.5 µsec

Duration of CLK high

Duration of CLK low

Time from falling CLK transition, to date transition

Host Receiving Timing Diagram

1ST

CLK

2ND

CLK

3RD

CLK

10TH

CLK

11TH

CLK

(1, 2)

CLK

DATA START BIT

BIT 0

BIT 1

BIT 2

PARITY BIT

STOP BIT

Notes:

1. The host can hold the clock signal low to inhibit the next transmission.

2. The host raises the clock line to allow the next transmission.

3. All times given below assume a 24 MHz resonator and are dependent upon its accuracy.

Timing Parameter

Description

Min. Time

3.75 µsec

22.5 µsec

0 µsec

Max. Time

18.75 µsec

37.5 µsec

Time from DATA transition to falling edge of CLK

Time from rising edge of CLK to DATA transition

Duration of CLK low

Duration of CLK high

Time to mouse inhibit after clock 11 to ensure the

mouse does not start another transmission

1...6 7 8910 11 12

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