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Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> ADN2805ACPZ-RL7
ADN2805ACPZ-RL7 PDF预览

ADN2805ACPZ-RL7

更新时间： 2024-01-18 13:18:36
品牌 Logo 应用领域
亚德诺 - ADI ATM集成电路SONET集成电路SDH集成电路电信集成电路电信电路异步传输模式时钟
页数 文件大小 规格书
16页 285K
描述
1.25 Gbps Clock and Data Recovery IC

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ADN2805ACPZ-RL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantECCN代码：5A991.B.3
HTS代码：8542.39.00.01风险等级：5.23
Is Samacsys：N应用程序：SONET
JESD-30 代码：S-XQCC-N32JESD-609代码：e3
长度：5 mm湿度敏感等级：1
功能数量：1端子数量：32
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC32,.2SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：225
电源：3.3 V认证状态：Not Qualified
座面最大高度：1 mm子类别：ATM/SONET/SDH ICs
最大压摆率：0.131 mA标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：ATM/SONET/SDH CLOCK RECOVERY CIRCUIT
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：5 mmBase Number Matches：1

ADN2805ACPZ-RL7 数据手册

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ADN2805  
OUTPUT AND TIMING SPECIFICATIONS  
Table 3.  
Parameter  
Conditions  
Min  
Typ  
Max  
Unit  
LVDS OUTPUT CHARACTERISTICS  
CLKOUTP/CLKOUTN, DATAOUTP/DATAOUTN  
Differential Output Swing  
Output Offset Voltage  
Output Impedance  
VOD (see Figure 3)  
VOS (see Figure 3)  
Differential  
240  
1125  
300  
1200  
100  
400  
1275  
mV  
mV  
Ω
LVDS Outputs Timing  
Rise Time  
Fall Time  
Setup Time  
Hold Time  
20% to 80%  
80% to 20%  
TS (see Figure 2), GbE  
TH (see Figure 2), GbE  
LVCMOS  
115  
115  
400  
400  
220  
220  
440  
440  
ps  
ps  
ps  
ps  
360  
360  
I2C® INTERFACE DC CHARACTERISTICS  
Input High Voltage  
Input Low Voltage  
Input Current  
VIH  
VIL  
0.7 VCC  
−10.0  
V
V
μA  
V
0.3 VCC  
+10.0  
0.4  
VIN = 0.1 VCC or VIN = 0.9 VCC  
VOL, IOL = 3.0 mA  
See Figure 10  
Output Low Voltage  
I2C INTERFACE TIMING  
SCK Clock Frequency  
SCK Pulse Width High  
SCK Pulse Width Low  
Start Condition Hold Time  
Start Condition Setup Time  
Data Setup Time  
400  
kHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tHIGH  
tLOW  
tHD;STA  
tSU;STA  
tSU;DAT  
tHD;DAT  
tR/tF  
tSU;STO  
600  
1300  
600  
600  
100  
300  
20 + 0.1 Cb1  
600  
1300  
Data Hold Time  
SCK/SDA Rise/Fall Time  
Stop Condition Setup Time  
Bus Free Time Between a Stop and a Start  
REFCLK CHARACTERISTICS  
Input Voltage Range  
Input Low Voltage  
300  
tBUF  
Optional lock-to-REFCLK mode  
@ REFCLKP or REFCLKN  
VIL  
0
V
Input High Voltage  
VIH  
VCC  
100  
V
Minimum Differential Input Drive  
Reference Frequency  
Required Accuracy  
mV p-p  
MHz  
ppm  
10  
160  
100  
LVTTL DC INPUT CHARACTERISTICS  
Input High Voltage  
VIH  
2.0  
V
Input Low Voltage  
Input High Current  
Input Low Current  
VIL  
0.8  
5
V
μA  
μA  
IIH, VIN = 2.4 V  
IIL, VIN = 0.4 V  
−5  
LVTTL DC OUTPUT CHARACTERISTICS  
Output High Voltage  
Output Low Voltage  
VOH, IOH = −2.0 mA  
VOL, IOL = 2.0 mA  
2.4  
V
V
0.4  
1 Cb = total capacitance of one bus line in pF. If mixed with high speed mode devices, faster fall times are allowed.  
Rev. 0 | Page 4 of 16  
 
1234567...16

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