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ADMCF341-EVALKIT

更新时间： 2024-01-25 07:22:26

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亚德诺 - ADI		闪存
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36页	1065K
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DashDSP⑩ 28-Lead Flash Mixed-Signal DSP with Enhanced Analog Front End

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ADMCF341-EVALKIT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOIC-28
针数：	28	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.31.00.01
风险等级：	5.88	Is Samacsys：	N
地址总线宽度：		桶式移位器：	YES
边界扫描：	NO	最大时钟频率：	10 MHz
外部数据总线宽度：		格式：	FIXED POINT
内部总线架构：	MULTIPLE	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e0	长度：	17.9 mm
低功率模式：	YES	端子数量：	28
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	220	认证状态：	Not Qualified
座面最大高度：	2.65 mm	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	7.5 mm
uPs/uCs/外围集成电路类型：	DIGITAL SIGNAL PROCESSOR, OTHER	Base Number Matches：	1

ADMCF341-EVALKIT 数据手册

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ADMCF341

MODECTRL (R/W)

15 14 13 12

11 10

DM (0x2015)

ADC MUX CONTROL

00 VAUX0

SPORT 0

0 = SPORT MODE

1 = UART MODE

MODE SELECT

01 VAUX1

10 VAUX2

11 VREF

SPORT 0

0 = SPORT

PWMTRIP

INTERRUPT

0 = DISABLE

SPI MODE

1 = SPI MODE

1 = ENABLE

0 = STANDARD

1 = REVERSE

SPI CLOCK

POLARITY

PWMSYNC

INTERRUPT

0 = DISABLE

1 = ENABLE

0 = PHA0

1 = PHA1

SPI CLOCK

PHASE

0 = BOOT MODE

1 = UART MODE

SPORT1 MODE

SELECT

0 = I

SENSE

CHANNEL 3

SELECTION

ADC MUX

CONTROL

NOT USED IN ADMCF341

SET BIT TO ZERO

1 = VOLTAGE

0 = I

SENSE

CHANNEL 2

SELECTION

1 = VOLTAGE

PWM UPDATE

MODE SELECT

0 = SINGLE UPDATE MODE

1 = DOUBLE UPDATE MODE

0 = I

SENSE

CHANNEL 1

SELECTION

1 = VOLTAGE

0 = OFFSET MODE

AUX PWM

1 = INDEPENDENT MODE

MODE SELECT

0 = CLKIN RATE

ADC

1 = CLKOUT RATE

COUNTER

SYSSTAT (R)

15 14 13 12

11 10

DM (0x2016)

PWMTRIP

PIN STATUS

0 = LOW

1 = HIGH

0 = 1ST HALF OF PWM

CYCLE

0 = NORMAL

PWM TIMER

STATUS

WATCHDOG

STATUS

1 = WATCHDOG RESET

OCCURRED

1 = 2ND HALF OF PWM

CYCLE

IRQFLAG (R)

15 14 13 12

11 10

DM (0x2017)

PWMTRIP INTERRUPT

0 = NO INTERRUPT

1 = INTERRUPT

OCCURRED

PWMSYNC INTERRUPT

WDTIMER (W)

15 14 13 12

11 10

DM (0x2018)

Figure 29. Conﬁguration of Status/Control Registers

Default bit values are shown; if no value is shown, the bit ﬁeld is undeﬁned at reset.

Reserved bits are shown on a gray ﬁeld—these bits should always be written as shown.

REV. 0

–33–

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