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ADM1068ACP-REEL7

更新时间： 2024-02-11 23:13:37
品牌 Logo 应用领域
亚德诺 - ADI 监控
页数 文件大小 规格书
28页 779K
描述
Super Sequencer⑩ and Monitor

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ADM1068ACP-REEL7 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
Reach Compliance Code：unknown风险等级：5.92
JESD-30 代码：S-PQFP-G32端子数量：32
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP32,.35SQ,32封装形状：SQUARE
封装形式：FLATPACK电源：3/5 V
认证状态：Not Qualified子类别：Power Management Circuits
最大供电电流 (Isup)：6 mA表面贴装：YES
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
Base Number Matches：1

ADM1068ACP-REEL7 数据手册

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Preliminary Technical Data  
ADM1068  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
PROGRAMMABLE DRIVER OUTPUTS  
High Voltage (Charge Pump) Mode (PDO1–6)  
Output Impedance  
500  
12.5  
12  
kΩ  
V
V
VOH  
11  
10.5  
14  
13.5  
IOH = 0  
IOH = 1 µA  
2 V < VOH < 7 V  
IOUTAVG  
20  
µA  
Standard (Digital Output) Mode (PDO1–8)  
VOH  
2.4  
V
V
V
V
mA  
mA  
kΩ  
mA  
VPU (pull-up to VDDCAP or VPN) = 2.7 V, IOH = 0.5 mA  
VPU to Vpn = 6.0 V, IOH = 0 mA  
VPU ≤ 2.7 V, IOH = 0.5 mA  
4.5  
VPU − 0.3  
0
VOL  
0.50  
20  
60  
IOL = 20 mA  
2
IOL  
Maximum sink current per PDO pin  
Maximum total sink for all PDOs  
Internal pull-up  
Current load on any VPn pull- ups, that is, total  
source current available through any number of  
PDO pull-up switches configured onto any one  
2
ISINK  
RPULL-UP  
ISOURCE (VPn)2  
20  
2
Three-State Output Leakage Current  
Oscillator Frequency  
10  
110  
µA  
kHz  
VPDO = 14.4 V  
All on-chip time delays derived from this clock  
90  
2.0  
−1  
100  
DIGITAL INPUTS (VXn, A0, A1)  
Input High Voltage, VIH  
Input Low Voltage, VIL  
Input High Current, IIH  
Input Low Current, IIL  
Input Capacitance  
V
V
µA  
µA  
pF  
µA  
Maximum VIN = 5.5 V  
Maximum VIN = 5.5 V  
VIN = 5.5 V  
0.8  
1
VIN = 0  
5
20  
Programmable Pull-Down Current,  
IPULL-DOWN  
VDDCAP = 4.75, TA = 25°C, if known logic state is  
required  
SERIAL BUS DIGITAL INPUTS (SDA, SCL)  
Input High Voltage, VIH  
2.0  
V
V
V
Input Low Voltage, VIL  
0.8  
0.4  
2
Output Low Voltage, VOL  
IOUT = −3.0 mA  
SERIAL BUS TIMING  
Clock Frequency, fSCLK  
Bus Free Time, tBUF  
Start Setup Time, tSU;STA  
Start Hold Time, tHD;STA  
SCL Low Time, tLOW  
SCL High Time, tHIGH  
SCL, SDA Rise Time, tr  
SCL, SDA Fall Time, tf  
Data Setup Time, tSU;DAT  
Data Hold Time, tHD;DAT  
Input Low Current, IIL  
SEQUENCING ENGINE TIMING  
State Change Time  
400  
kHz  
µs  
µs  
µs  
µs  
µs  
µs  
µs  
ns  
ns  
µA  
4.7  
4.7  
4
4.7  
4
1000  
300  
250  
5
1
VIN = 0  
10  
µs  
1 At least one of the VH, VP1–3 pins must be ≥3.0 V to maintain the device supply on VDDCAP.  
2 Specification is not production tested, but is supported by characterization data at initial product release.  
Rev. PrB | Page 5 of 28  
 
 
12345678...28

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