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Datasheet > 信号电路 > 锁相环或频率合成电路> ADF4154BRU
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ADF4154BRU

更新时间： 2024-01-30 21:12:31
品牌 Logo 应用领域
亚德诺 - ADI 信号电路锁相环或频率合成电路光电二极管
页数 文件大小 规格书
20页 550K
描述
Fractional-N Frequency Synthesizer

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ADF4154BRU 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP16,.25针数：16
Reach Compliance Code：compliantECCN代码：5A991.B
HTS代码：8542.39.00.01风险等级：5.4
Is Samacsys：N模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZER
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：5 mm湿度敏感等级：1
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3,3/5.5 V认证状态：Not Qualified
座面最大高度：1.2 mm子类别：PLL or Frequency Synthesis Circuits
最大供电电流 (Isup)：24 mA最大供电电压 (Vsup)：3.3 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

ADF4154BRU 数据手册

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ADF4154  
SPECIFICATIONS  
Table 1. AVDD = DVDD = SDVDD = 2.7 V to 3.3 V; VP = AVDD to 5.5 V; AGND = DGND = 0 V; TA = TMIN to TMAX, unless otherwise  
noted; dBm referred to 50 Ω. The operating temperature for the B version is −40°C to +80°C.  
Parameter  
B Version  
Unit  
Test Conditions/Comments  
RF CHARACTERISTICS (3 V)  
RF Input Frequency (RFIN)1  
See Figure 18 for input circuit.  
−8 dBm/0 dBm min/max. For lower frequencies, ensure slew rate > 396 V/µs.  
−10 dBm/0 dBm min/max.  
0.5/4.0  
1.0/4.0  
GHz min/max  
GHz min/max  
REFERENCE CHARACTERISTICS  
REFIN Input Frequency1  
See Figure 17 for input circuit.  
For f < 10 MHz, use a dc-coupled, CMOS compatible square wave, slew rate >  
21 V/µs.  
10/250  
MHz min/max  
REFIN Input Sensitivity  
0.7/AVDD  
V p-p  
min/max  
AC-coupled.  
0 to AVDD  
10  
100  
V max  
pF max  
µA max  
CMOS compatible.  
REFIN Input Capacitance  
REFIN Input Current  
PHASE DETECTOR  
Phase Detector Frequency2  
CHARGE PUMP  
32  
MHz max  
ICP Sink/Source  
High Value  
Low Value  
Absolute Accuracy  
RSET Range  
ICP Three-State Leakage Current  
Matching  
ICP vs. VCP  
ICP vs. Temperature  
LOGIC INPUTS  
Programmable. See Table 5.  
With RSET = 5.1 kΩ.  
5
mA typ  
µA typ  
% typ  
kΩ min/max  
nA typ  
% typ  
312.5  
2.5  
1.5/10  
1
2
2
2
With RSET = 5.1 kΩ.  
Sink and source current.  
0.5 V < VCP < VP – 0.5.  
0.5 V < VCP < VP – 0.5.  
VCP = VP/2.  
% typ  
% typ  
VINH, Input High Voltage  
VINL, Input Low Voltage  
IINH/IINL, Input Current  
CIN, Input Capacitance  
LOGIC OUTPUTS  
VOH, Output High Voltage  
VOL, Output Low Voltage  
POWER SUPPLIES  
AVDD  
1.4  
0.6  
1
V min  
V max  
µA max  
pF max  
10  
1.4  
0.4  
V min  
V max  
Open-drain 1 kΩ pull-up to 1.8 V.  
IOL = 500 µA.  
2.7/3.3  
AVDD  
AVDD/5.5  
24  
V min/V max  
DVDD, SDVDD  
VP  
IDD  
V min/V max  
mA max  
3
20 mA typical.  
Low Power Sleep Mode  
NOISE CHARACTERISTICS  
Phase Noise Figure of Merit4  
ADF4154 Phase Noise Floor5  
1
µA typ  
−213  
−143  
−139  
dBc/Hz typ  
dBc/Hz typ  
dBc/Hz typ  
@ 10 MHz PFD frequency.  
@ 26 MHz PFD frequency.  
@ VCO output.  
Phase Noise Performance6  
1750 MHz Output7  
−102  
dBc/Hz typ  
@ 1 kHz offset, 26 MHz PFD frequency.  
1 Use a square wave for frequencies below fMIN  
.
2 Guaranteed by design. Sample tested to ensure compliance.  
3 AC coupling ensures AVDD/2 bias. See Figure 17 for typical circuit.  
4 This figure can be used to calculate phase noise for any application. Use the formula –213 + 10log(fPFD) + 20logN to calculate in-band phase noise performance, as seen  
at the VCO output. The value given is the lowest noise mode.  
5 The synthesizer phase noise floor is estimated by measuring the in-band phase noise at the output of the VCO and subtracting 20logN (where N is the N-divider value).  
The value given is the lowest noise mode.  
6 The phase noise is measured with the EVAL-ADF4154EB1 evaluation board and the HP8562E spectrum analyzer.  
7 fREFIN = 26 MHz; fPFD = 26 MHz; offset frequency = 1 kHz; RFOUT = 1750 MHz; loop B/W = 20 kHz; lowest noise mode.  
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