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ADF41513_V01

更新时间： 2024-02-14 18:26:20
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亚德诺 - ADI /
页数 文件大小 规格书
30页 1391K
描述
26.5 GHz, Integer N/Fractional-N, PLL Synthesizer

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ADF41513_V01 数据手册

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ADF41513  
Data Sheet  
Master Reset  
REGISTER 12 (R12) MAP  
Register 12, Bit 22 = 1 resets all registers to all zeros.  
MUXOUT  
Register 12, Bits[31:28] select the MUXOUT signal. Register  
data can be read either by selecting the serial data output or via  
a readback. Serial data output sends the 32 bits of register data  
that was written in the previous access. A readback sends the  
data as defined by the readback select bits, Register 12,  
Bits[19:14].  
LE Select  
Register 12, Bit 20 = 1 synchronizes the rising edge of LE on an  
SPI write with the falling edge of the reference signal. This recom-  
mended setting ensures there is no glitch from asynchronous  
loading. Set Register 12, Bit 20 = 0 if it is necessary to write data  
into the ADF41513 when no reference is present.  
Logic Level  
Readback Select  
Register 12, Bit 27 selects the DLD and MUXOUT logic level.  
Register 12, Bits[19:14] select the value to be read back. For  
more information, see the Readback section.  
MUXOUT REGISTER (R12)  
READBACK  
SELECT  
CONTROL  
BITS  
MUXOUT  
RESERVED  
RESERVED  
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0  
M4 M3 M2 M1  
LL  
0
0
0
0
MR1  
0
L1  
R6  
R5  
R4  
R3  
R2  
R1  
0
0
0
0
0
0
0
0
0
0
C4(1) C3(1) C2(0) C1(0)  
R6 R5 R4 R3 R2 R1  
READBACK SELECT  
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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1
0
1
0
1
0
1
1
0
1
0
1
0
32 ZEROS  
L1 LE SEL  
LL DLD AND MUXOUT LEVEL  
R0  
0
1
LE FROM PIN  
0
1
1.8V LOGIC HIGH  
3.3V LOGIC HIGH  
R1  
LE SYNCHRONIZED WITH  
RISING EDGE OF  
R2  
R3  
R DIVIDER OUTPUT  
R4  
MR1 MASTER RESET  
R5  
0
1
NORMAL OPERATION  
R6  
RESETS ALL REGISTERS  
R7  
R8  
R9  
R10  
R11  
R12  
R13  
M4 M3 M2 M1 OUTPUT  
INT (16-BIT R0[19:4] VALUE)  
FRAC (7-BIT R1[10:4] VALUE)  
32 ZEROS  
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
THREE-STATE OUTPUT  
DV  
DD  
DGND  
RESERVED  
R DIVIDER OUTPUT  
N DIVIDER OUTPUT  
RESERVED  
REVISION CODE  
RESERVED  
RESERVED  
DIGITAL LOCK DETECT  
SERIAL DATA OUTPUT  
READBACK  
RESERVED  
RESERVED  
RESERVED  
RESERVED  
RESERVED  
RESERVED  
RESERVED  
RESERVED  
RESERVED  
CLK1 DIVIDER OUTPUT  
RESERVED  
RESERVED  
R DIVIDER/2  
N DIVIDER/2  
RESERVED  
RESERVED  
RESERVED  
Figure 35. Register 12 (R12) Map  
Rev. 0 | Page 26 of 30  
 
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