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Datasheet > 微控制器和处理器 > 时钟发生器> ADF4001BCPZ-REEL
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ADF4001BCPZ-REEL

更新时间： 2024-02-09 21:20:28
品牌 Logo 应用领域
亚德诺 - ADI 时钟发生器
页数 文件大小 规格书
16页 189K
描述
IC 200 MHz, OTHER CLOCK GENERATOR, QCC20, LEADLESS FRAME, CSP-20, Clock Generator

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ADF4001BCPZ-REEL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP16,.25针数：16
Reach Compliance Code：compliantECCN代码：5A991.B
HTS代码：8542.39.00.01风险等级：0.84
Samacsys Description：ADF4001BRUZ, PLL Clock Synthesizer, 16-Pin CP 20其他特性：ALSO OPERATES AT 5 V NOMINAL SUPPLY
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：5 mm湿度敏感等级：1
端子数量：16最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：200 MHz
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH主时钟/晶体标称频率：100 MHz
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压：5.5 V最小供电电压：2.7 V
标称供电电压：3 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
宽度：4.4 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER

ADF4001BCPZ-REEL 数据手册

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ADF4001  
DV  
DD  
25 ns is detected on any subsequent PD cycle. The N-channel  
open-drain analog lock detect should be operated with an external  
pull-up resistor of 10 kΩ nominal. When lock has been detected,  
this output will be high with narrow low-going pulses.  
ANALOG LOCK DETECT  
DIGITAL LOCK DETECT  
INPUT SHIFT REGISTER  
The ADF4001 digital section includes a 24-bit input shift regis-  
ter, a 14-bit R counter, and a 13-bit N counter. Data is clocked  
into the 24-bit shift register on each rising edge of CLK. The  
data is clocked in MSB first. Data is transferred from the shift  
register to one of four latches on the rising edge of LE. The  
destination latch is determined by the state of the two control  
bits (C2, C1) in the shift register. These are the two LSBs DB1,  
DB0 as shown in the timing diagram of Figure 1. The truth  
table for these bits is shown in Table I. Table II shows a sum-  
mary of how the latches are programmed.  
CONTROL  
MUXOUT  
MUX  
R COUNTER OUTPUT  
N COUNTER OUTPUT  
SDOUT  
DGND  
Figure 6. MUXOUT Circuit  
Table I. C2, C1 Truth Table  
Control Bits  
Lock Detect  
MUXOUT can be programmed for two types of lock detect:  
digital lock detect and analog lock detect. Digital lock detect is  
active high. When LDP in the R counter latch is set to “0,” digital  
lock detect is set high when the phase error on three consecutive  
Phase Detector cycles is less than 15 ns. With LDP set to “1,” five  
consecutive cycles of less than 15 ns are required to set the lock  
detect. It will stay set high until a phase error of greater than  
C2  
C1  
Data Latch  
0
0
1
1
0
1
0
1
R Counter  
N Counter  
Function Latch  
Initialization Latch  
Table II. ADF4001 Family Latch Summary  
REFERENCE COUNTER LATCH  
ANTI-  
BACKLASH  
WIDTH  
TEST  
MODE  
BITS  
CONTROL  
BITS  
14-BIT REFERENCE COUNTER  
RESERVED  
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13  
DB12 DB11 DB10  
DB9  
R8  
DB8  
R7  
DB7  
R6  
DB6 DB5 DB4  
R5 R4 R3  
DB3  
R2  
DB2 DB1 DB0  
R1 C2 (0) C1 (0)  
ABP2  
X
X
X
LDP  
T2  
T1  
ABP1 R14  
R13  
R12  
R11  
R10  
R9  
N -COUNTER  
CONTROL  
BITS  
CP  
GAIN  
13-BIT N COUNTER  
RESERVED  
RESERVED  
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13  
DB12 DB11 DB10  
DB9  
N2  
DB8  
N1  
DB7  
DB6 DB5 DB4  
DB3  
DB2 DB1 DB0  
C2 (0) C1 (1)  
G1  
N13  
N12  
N11  
N10  
N9  
N8  
N7  
N6  
N5  
N4  
N3  
X
X
FUNCTION LATCH  
CURRENT  
SETTING  
2
CURRENT  
SETTING  
1
TIMER COUNTER  
CONTROL  
MUXOUT  
CONTROL  
CONTROL  
BITS  
RESERVED  
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13  
DB12 DB11 DB10  
TC2 TC1 F5  
DB9  
F4  
DB8  
F3  
DB7  
F2  
DB6 DB5 DB4  
DB3  
PD1  
DB2 DB1 DB0  
PD2  
CPI6  
CPI5  
CPI4  
CPI3  
CPI2  
CPI1  
TC4  
TC3  
M3  
M2  
M1  
F1  
C2 (1) C1 (0)  
X
X
INITIALIZATION LATCH  
CURRENT  
SETTING  
2
CURRENT  
SETTING  
1
TIMER COUNTER  
CONTROL  
MUXOUT  
CONTROL  
CONTROL  
BITS  
RESERVED  
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13  
PD2 CPI6 CPI5 CPI4 CPI3 CPI2 CPI1 TC4 TC3  
X = DON’T CARE  
DB12 DB11 DB10  
TC2 TC1 F5  
DB9  
F4  
DB8  
F3  
DB7  
F2  
DB6 DB5 DB4  
M3 M2 M1  
DB3  
PD1  
DB2 DB1 DB0  
F1 C2 (1) C1 (1)  
X
X
REV. 0  
–7–  
1...45678910...16

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