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Datasheet > 微控制器和处理器 > 时钟发生器> ADF4001BCPZ-REEL
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ADF4001BCPZ-REEL

更新时间： 2024-01-11 10:35:12
品牌 Logo 应用领域
亚德诺 - ADI 时钟发生器
页数 文件大小 规格书
16页 189K
描述
IC 200 MHz, OTHER CLOCK GENERATOR, QCC20, LEADLESS FRAME, CSP-20, Clock Generator

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ADF4001BCPZ-REEL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP16,.25针数：16
Reach Compliance Code：compliantECCN代码：5A991.B
HTS代码：8542.39.00.01风险等级：0.84
Samacsys Description：ADF4001BRUZ, PLL Clock Synthesizer, 16-Pin CP 20其他特性：ALSO OPERATES AT 5 V NOMINAL SUPPLY
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：5 mm湿度敏感等级：1
端子数量：16最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：200 MHz
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH主时钟/晶体标称频率：100 MHz
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压：5.5 V最小供电电压：2.7 V
标称供电电压：3 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
宽度：4.4 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER

ADF4001BCPZ-REEL 数据手册

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ADF4001  
13MHz SYSTEM  
function. Figure 8 shows how the ADF4001 can be used to  
handle all the possible combinations of input signal frequency  
and sampling rate. The first ADF4001 is phase locked to a  
VCO. The output of the VCO is also fed into the N divider of  
the second ADF4001. This results in both ADF4001’s  
being coherent with the REFIN. Since the REFIN comes from  
the signal generator, the MUXOUT signal of the second  
ADF4001 is coherent with the FIN frequency to the ADC. This is  
used as FS, the sampling clock.  
ꢄR1  
ꢄ4  
CLOCK FOR GSM  
REF  
IN  
CP  
RF  
RF  
LOOP  
FILTER  
VCXO  
13MHz  
IN  
ꢄ1  
ꢄN1  
ADF4001  
19.44MHz SYSTEM  
CLOCK FORWCDMA  
ꢄR2  
REF  
IN  
ꢄ1300  
CP  
RF  
RF  
VCXO  
19.44MHz  
LOOP  
FILTER  
F
IN  
52MHz  
MASTER  
CLOCK  
A/D  
CONVERTER  
UNDER  
F
= (F ꢃ N1)/(R1 ꢃ N2)  
IN  
A
S
IN  
SINE  
OUTPUT  
IN  
ꢄ486  
TEST  
ꢄN2  
BRUEL &  
KJAER  
MODEL 1051  
ADF4001  
SAMPLING  
CLOCK  
19.2MHz SYSTEM  
CLOCK FOR CDMA  
ꢄR3  
ꢄ65  
F
S
REF  
IN  
REF  
IN  
CP  
RF  
SQUARE  
OUTPUT  
RF  
LOOP  
FILTER  
VCXO  
19.2MHz  
ꢄR1  
CP  
RF  
RF  
VCO  
100MHz  
LOOP  
FILTER  
IN  
IN  
ꢄ24  
ꢄN3  
ꢄN1  
ꢄN2  
ADF4001  
ADF4001  
RF  
IN  
Figure 9. Tri-Band System Clock Generation  
NC7S04  
MUXOUT  
V
P
ADF4001  
Figure 8. Coherent Clock Generator  
POWER-DOWN CONTROL  
TRI-BAND CLOCK GENERATION CIRCUIT  
V
S
DD  
In multi-band applications, it is necessary to realize different  
clocks from one master clock frequency. For example, GSM  
uses a 13 MHz system clock, WCDMA uses 19.44 MHz, and  
CDMA uses 19.2 MHz. The circuit in Figure 9 shows how to  
use the ADF4001 to generate GSM, WCDMA, and CDMA  
system clocks from a single 52 MHz Master Clock. The low RF  
Fmin spec and the ability to program R and N values as low as  
ꢀ 1 makes the ADF4001 suitable for this. Other FOUT clock  
frequencies can be realized using the formula:  
RF  
OUT  
V
DD  
IN  
ADG702  
D
GND  
100pF  
15  
16  
7
10  
CE  
CP  
18ꢁ  
18ꢁ  
V
CC  
AV  
DV  
V
P
DD  
DD  
100pF  
18ꢁ  
2
1
LOOP  
FILTER  
VCO  
OR  
VCXO  
FREF  
IN  
R
SET  
GND  
FOUT = REF ∗ N ÷ R  
10kꢁ  
(
)
IN  
ADF4001  
SHUTDOWN CIRCUIT  
The circuit in Figure 10 shows how to shut down both the  
ADF4001 and the accompanying VCO. The ADG702 switch  
goes open circuit when a Logic “1” is applied to the IN input.  
The low-cost switch is available in both SOT-23 and micro  
SO packages.  
100pF  
6
5
RF  
A
B
IN  
51ꢁ  
RF  
IN  
100pF  
CPGND AGND DGND  
DECOUPLING CAPACITORS AND INTERFACE  
SIGNALS HAVE BEEN OMITTED FROMTHE  
DIAGRAM INTHE INTEREST OF GREATER CLARITY.  
3
4
9
Figure 10. Local Oscillator Shutdown Circuit  
–14–  
REV. 0  
1...111213141516

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