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ADAU1463WBCPZ300

更新时间： 2024-02-21 15:23:35
品牌 Logo 应用领域
亚德诺 - ADI DVD商用集成电路
页数 文件大小 规格书
207页 6267K
描述
SigmaDSP Digital Audio Processor

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ADAU1463WBCPZ300 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：HVQCCN,
针数：88Reach Compliance Code：compliant
风险等级：2.16Samacsys Description：Audio DSPs 32bit SigmaDSP Audio 16K/48K
其他特性：DVDD SUPPLY OF 1.2V NOMINAL IS USED FOR DIGITAL CIRCUITRY商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-XQCC-N88长度：12 mm
功能数量：1端子数量：88
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
座面最大高度：0.9 mm最大供电电压 (Vsup)：3.63 V
最小供电电压 (Vsup)：2.97 V表面贴装：YES
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
宽度：12 mm

ADAU1463WBCPZ300 数据手册

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ADAU1463/ADAU1467  
Data Sheet  
AVDD = 3.3 V 10%, DVDD = 1.2 V 5%, PVDD = 3.3 V 10%, IOVDD = 1.8 V − 5% to 3.3 V + 10%, TA = −40°C to +105°C,  
master clock input = 12.288 MHz, fCORE = 294.912 MHz, I/O pins set to low drive setting, unless otherwise noted.  
Table 3.  
Parameter  
Min  
Typ  
Max  
Unit Test Conditions/Comments  
POWER  
Supply Voltage  
Analog Voltage (AVDD)  
Digital Voltage (DVDD)  
2.97  
1.14  
3.3  
1.2  
3.63  
1.26  
V
V
Supply for analog circuitry, including auxiliary ADCs  
Supply for digital circuitry, including the DSP core, ASRCs, and  
signal routing  
PLL Voltage (PVDD)  
IOVDD Voltage (IOVDD)  
2.97  
1.71  
3.3  
3.3  
3.63  
3.63  
V
V
Supply for PLL circuitry  
Supply for input/output circuitry, including pads and level  
shifters  
Supply Current  
Analog Current (AVDD)  
Idle State  
Reset State  
PLL Current (PVDD)  
Idle State  
1.36  
1.0  
1.0  
8.3  
18.4  
18.4  
1.66  
1.1  
1.1  
10.2  
18.7  
18.7  
2
mA  
µA  
µA  
mA  
µA  
µA  
40  
40  
15  
40  
40  
12.288 MHz master clock; default PLL settings  
Power applied, PLL not configured  
Reset State  
RESET  
held low  
Power applied,  
I/O Current (IOVDD)  
Dependent on the number of active serial ports, clock pins, and  
characteristics of external loads  
Operation State  
53  
22  
4.1  
mA  
mA  
mA  
IOVDD = 3.3 V; all serial ports are clock masters  
IOVDD = 1.8 V; all serial ports are clock masters  
IOVDD = 1.8 V − 5% to 3.3 V + 10%  
Power-Down State  
Digital Current (DVDD)  
ADAU1467 Operation State  
Maximum Program  
4.3  
485  
330  
940  
mA  
mA  
Typical Program  
Test program includes 16-channel I/O, 10-band EQ per channel,  
all ASRCs active  
Minimal Program  
ADAU1463 Operation State  
fCORE = 294.912 MHz  
Maximum Program  
Typical Program  
213  
mA  
Test program includes 2-channel I/O, 10-band EQ per channel  
485  
330  
940  
420  
mA  
mA  
Test program includes 16-channel I/O, 10-band EQ per channel,  
all ASRCs active  
Test program includes 2-channel I/O, 10-band EQ per channel  
Minimal Program  
fCORE = 147.456 MHz  
Maximum Program  
Typical Program  
213  
mA  
270  
110  
mA  
mA  
Test program includes 16-channel I/O, 10-band EQ per channel,  
all ASRCs active  
Minimal Program  
90  
mA  
Test program includes 2-channel I/O, 10-band EQ per channel  
Idle State  
Reset State  
5.9  
5.9  
15.7  
15.7  
559  
559  
mA  
mA  
ASYNCHRONOUS SAMPLE RATE CONVERTERS  
Dynamic Range  
139  
dB  
A weighted, 20 Hz to 20 kHz  
I/O Sample Rate  
6
192  
kHz  
I/O Sample Rate Ratio  
THD + N  
CRYSTAL OSCILLATOR  
Transconductance  
REGULATOR  
1:8  
7.75:1  
−120  
dB  
mS  
V
7.4  
10.6  
1.2  
14.6  
DVDD Voltage  
1.14  
Regulator maintains typical output voltage up to a maximum  
800 mA load; IOVDD = 1.8 V − 5% to 3.3 V + 10%  
Rev. A | Page 6 of 207  
1...3456789...207

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