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AD9961-EBZ PDF预览

AD9961-EBZ

更新时间： 2024-01-07 01:25:30
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
60页 974K
描述
10-/12-Bit, Low Power, Broadband MxFE

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AD9961-EBZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：72
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.56
Samacsys Confidence：Samacsys Status：Released
Schematic Symbol：https://componentsearchengine.com/symbol.php?partID=578906PCB Footprint：https://componentsearchengine.com/footprint.php?partID=578906
Samacsys PartID：578906Samacsys Image：https://componentsearchengine.com/Images/9/AD9961BCPZRL.jpg
Samacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/1/AD9961BCPZRL.jpgSamacsys Pin Count：73
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Other
Samacsys Footprint Name：QFN50P1000X1000X100-73NSamacsys Released Date：2017-01-11 11:21:59
Is Samacsys：N模拟集成电路 - 其他类型：ANALOG CIRCUIT
JESD-30 代码：S-XQCC-N72长度：10 mm
功能数量：1端子数量：72
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1 mm最大供电电压 (Vsup)：3.3 V
最小供电电压 (Vsup)：1.8 V标称供电电压 (Vsup)：3 V
表面贴装：YES温度等级：INDUSTRIAL
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：10 mmBase Number Matches：1

AD9961-EBZ 数据手册

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AD9961/AD9963  
Table 5. Digital Logic Level Specifications  
Parameter  
Conditions  
Min  
Typ  
Max  
Unit  
CMOS INPUT LOGIC LEVEL  
VIN Logic High  
VIN Logic High  
VIN Logic High  
VIN Logic Low  
DRVDD = 1.8 V  
DRVDD = 2.5 V  
DRVDD = 3.3 V  
DRVDD = 1.8 V  
DRVDD = 2.5 V  
DRVDD = 3.3 V  
1.2  
1.7  
2.0  
V
V
V
V
V
V
0.5  
0.7  
0.8  
VIN Logic Low  
VIN Logic Low  
CMOS OUTPUT LOGIC LEVEL  
VOUT Logic High  
VOUT Logic High  
VOUT Logic High  
VOUT Logic Low  
DRVDD = 1.8 V  
DRVDD = 2.5 V  
DRVDD = 3.3 V  
DRVDD = 1.8 V  
DRVDD = 2.5 V  
DRVDD = 3.3 V  
1.35  
2.05  
2.4  
V
V
V
V
V
V
0.4  
0.4  
0.4  
VOUT Logic Low  
VOUT Logic Low  
DAC CLOCK INPUT  
Differential Peak-to-Peak Voltage  
Duty Cycle  
200  
45  
400  
CLK33V  
55  
mV p-p diff  
%
Slew Rate  
0.1  
V/ns  
DIRECT CLOCKING  
Clock Rate  
CLKP/CLKN inputs  
0.1  
200  
310  
MHz  
%
MHz  
DLL ENABLED  
Clock Rate  
DLL delay line output  
100  
SERIAL PERIPHERAL INTERFACE  
Maximum Clock Rate  
Minimum Pulse Width High (tHIGH  
Minimum Pulse Width Low (tLOW  
Setup Time, SDIO (Data In) to SCLK (tDS)  
Hold Time, SDI to SCLK (tDH)  
50  
10  
10  
5.0  
5.0  
MHz  
ns  
ns  
ns  
ns  
)
)
Data Valid, SDIO (Data Out) to SCLK (tDV)  
Setup Time, CS to SCLK (tS)  
5.0  
ns  
ns  
5.0  
Rev. 0 | Page 7 of 60  
1...45678910...60

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