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AD9876BSTRL

更新时间： 2024-02-18 01:15:57
品牌 Logo 应用领域
亚德诺 - ADI 调制解调器
页数 文件大小 规格书
24页 487K
描述
Broadband Modem Mixed-Signal Front End

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AD9876BSTRL 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：LQFP-48
针数：48Reach Compliance Code：unknown
ECCN代码：5A991.GHTS代码：8542.39.00.01
风险等级：5.84JESD-30 代码：S-PQFP-G48
JESD-609代码：e0长度：7 mm
功能数量：1端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP48,.35SQ,20封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Modems
最大压摆率：0.288 mA标称供电电压：3.3 V
表面贴装：YES技术：CMOS
电信集成电路类型：TELECOM CIRCUIT温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm

AD9876BSTRL 数据手册

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AD9876  
Test  
Level  
Parameter  
Temp  
Min  
Typ  
Max  
Unit  
Tx PATH INTERFACE  
Maximum Input Nibble Rate, 2× Interpolation  
Full  
Full  
Full  
II  
II  
II  
128  
3.0  
0
MHz  
ns  
ns  
Tx Setup Time (tSU  
)
Tx Hold Time (tHD  
)
Rx PATH INTERFACE  
Maximum Output Nibble Rate  
Rx Data Valid Time (tVT  
Rx Data Hold Time (tHT  
Full  
Full  
Full  
II  
II  
II  
110  
1.5  
MHz  
ns  
ns  
)
)
3.0  
SERIAL CONTROL BUS  
Maximum SCLK Frequency (fSCLK  
Clock Pulsewidth High (tPWH  
Clock Pulsewidth Low (tPWL  
Clock Rise/Fall Time  
)
Full  
Full  
Full  
Full  
Full  
Full  
Full  
II  
II  
II  
II  
II  
II  
II  
25  
18  
18  
MHz  
ns  
ns  
ms  
ns  
ns  
)
)
1
Data/Chip-Select Setup Time (tDS  
)
25  
0
Data Hold Time (tDH  
Data Valid Time (tDV  
)
)
20  
ns  
CMOS LOGIC INPUTS  
Logic “1” Voltage  
Logic “0” Voltage  
Logic “1” Current  
Logic “0” Current  
Input Capacitance  
Full  
Full  
Full  
Full  
25°C  
II  
II  
II  
II  
III  
VDRVDD – 0.7  
V
V
µA  
µA  
µF  
0.4  
12  
12  
3
CMOS LOGIC OUTPUTS (1 mA Load)  
Logic “1” Voltage  
Logic “0” Voltage  
Full  
Full  
Full  
II  
II  
II  
VDRVDD – 0.6  
1.5  
V
V
ns  
0.4  
2.5  
Digital Output Rise/Fall Time  
POWER SUPPLY  
All Blocks Powered Up  
I
I
S_TOTAL (Total Supply Current)  
S_TOTAL (Tx QUIET Pin Asserted)  
Full  
I
262  
172  
77  
288  
mA  
mA  
mA  
mA  
25°C  
25°C  
25°C  
III  
III  
III  
Digital Supply Current (IDRVDD + IDVDD  
Analog Supply Current (IAVDD  
)
)
185  
Power Consumption of Functional Blocks:  
Rx LPF  
ADC and SPGA  
Rx Reference  
Interpolator  
DAC  
PLL-B  
PLL-A  
Voltage Regulator Controller  
All Blocks Powered Down  
Supply Current IS, fOSCIN = 32 MHz  
Supply Current IS, fOSCIN Idle  
Power Supply Rejection  
Tx Path (∆VS = Ϯ10%)  
Rx Path (∆VS = Ϯ10%)  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
III  
III  
III  
III  
III  
III  
III  
III  
110  
55  
2
33  
18  
8
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
24  
1
Full  
Full  
II  
II  
19  
10  
22  
12  
mA  
mA  
25°C  
25°C  
III  
III  
62  
54  
dB  
dB  
RECEIVE-TO-TRANSMIT ISOLATION  
(10 MHz, Full-Scale Sine Wave Output/Output)  
Isolation: Tx Path to Rx Path, Gain = +36 dB  
Isolation: Rx Path to Tx Path, Gain = –6 dB  
25°C  
25°C  
III  
III  
–75  
–70  
dB  
dB  
VOLTAGE REGULATOR CONTROLLER  
Output Voltage (VFB with SI2301 Connected)  
Line Regulation (∆VFB%/∆VDVDD% × 100%)  
Full  
I
1.25  
250  
1.30  
100  
60  
1.35  
V
%
mΩ  
mA  
25°C  
25°C  
Full  
III  
III  
II  
Load Regulation (∆VFB/∆ILOAD  
)
Maximum Load Current (ILOAD  
)
Specifications subject to change without notice.  
–4–  
REV. A  
1234567...24

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