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AD9870

更新时间： 2024-02-15 22:38:41
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 232K
描述
IF Digitizing Subsystem

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AD9870 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：1.40 MM HEIGHT, PLASTIC, TQFP-48
针数：48Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.91
JESD-30 代码：S-PQFP-G48JESD-609代码：e0
长度：7 mm功能数量：1
端子数量：48最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP48,.35SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：220电源：3.3,5 V
认证状态：Not Qualified座面最大高度：1.6 mm
子类别：Other Telecom ICs最大压摆率：0.0506 mA
标称供电电压：3.3 V表面贴装：YES
电信集成电路类型：TELECOM CIRCUIT温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：7 mm
Base Number Matches：1

AD9870 数据手册

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AD9870–SPECIFICATIONS (VVDDDDPI == 5V.D0DVF, =CLVKD=DA18=M3S.P3SV,,FVIFD=DC73=.3V5DMDHLz=, F3LO.3=V7, 1V.D1DMDH=z,VuDnDleHss=o3t.h3eVrw, VisDeDnQo=ted.)  
Parameter  
Conditions1  
Min  
Typ  
Max  
Unit  
OVERALL  
Analog Supply Voltage  
(VDDA, VDDF, VDDI)  
Digital Supply Voltage  
(VDDD, VDDC, VDDL)  
Interface Supply Voltage  
(VDDH)  
Charge Pump Supply Voltage  
(VDDP, VDDQ)  
Total Current  
2.7  
2.7  
1.8  
2.7  
3.0  
3.0  
3.6  
3.6  
3.6  
V
V
V
3.0  
42  
12  
12  
–1  
–10  
360  
0.6  
5.5  
50.6  
V
High IIP3 Setting  
High IIP3 Setting  
Low IIP3 Setting  
High IIP3 Setting  
Low IIP3 Setting  
mA  
dB  
dB  
dBm  
dBm  
Ω
SSB Noise Figure @ Max VGA Gain  
Input Third-Order Intercept (IIP3)  
–5  
Input Impedance  
Gain Variation Over Temperature  
dB  
PREAMP + MIXER  
Maximum Input and LO Frequencies  
300  
MHz  
LO SYNTHESIZER  
LO Input Frequency  
LO Input Amplitude  
FREF (Reference) Frequency  
FREF Input Amplitude  
Minimum Charge Pump Output Current  
Maximum Charge Pump Output Current  
Charge Pump Output Compliance Voltage2  
Synthesizer Resolution  
7.75  
0.3  
0.1  
300  
1.0  
25  
3
MHz  
V p-p  
MHz  
V p-p  
mA  
mA  
V
0.3  
Programmable in 0.625 mA Steps  
Programmable in 0.625 mA Steps  
0.625  
5.000  
0.25  
6.25  
VDDP – 0.25  
18  
kHz  
CLOCK SYNTHESIZER  
CLK Input Frequency  
CLK Input Amplitude  
Minimum Charge Pump Output Current  
Maximum Charge Pump Output Current  
Charge Pump Output Compliance Voltage2  
Synthesizer Resolution  
13  
0.3  
MHz  
V p-p  
mA  
mA  
V
Clock VCO Off  
Programmable in 0.625 mA Steps  
Programmable in 0.625 mA Steps  
0.625  
5.000  
0.25  
2.2  
VDDQ – 0.25  
kHz  
SIGMA-DELTA ADC  
Resolution  
Clock Frequency (fCLK  
Center Frequency  
Dynamic Range  
16  
Bits  
MHz  
MHz  
dB  
)
13  
18  
f
CLK/8  
BW = 10 kHz  
88  
Passband Gain Variation  
0.5  
dB  
DECIMATOR  
Decimation Factor  
Passband Width  
Passband Gain Variation  
Alias Attenuation  
Programmable in Steps of 60  
60  
85  
960  
1
50  
%
dB  
dB  
GAIN CONTROL  
Programmable Gain Step  
AGC Gain Range (Continuous)  
AGC Attack Time  
16  
25  
dB  
dB  
µs  
18  
40  
60  
7000  
Programmable  
SPI  
PC Clock Frequency  
PD Hold Time  
10  
MHz  
ns  
10  
1
SSI  
CLKOUT Frequency  
Output Rise/Fall Time  
18  
120  
45  
16  
10  
MHz  
ns  
ns  
ns  
ns  
CMOS Output Mode, Drive Strength = 0  
CMOS Output Mode, Drive Strength = 1  
CMOS Output Mode, Drive Strength = 2  
CMOS Output Mode, Drive Strength = 3  
OPERATING TEMPERATURE RANGE  
Basic Functions  
Meets All Specifications  
–40  
–40  
+95  
+85  
°C  
°C  
NOTES  
1Standard operating mode: high IIP3 setting, synthesizers in normal (not fast acquire) mode, fCLK = 18 MHz, 25 pF load on SSI output pins: VDDx = 3.0 V.  
2Voltage span in which LO (or CLK) charge pump output current is maintained within 5% of nominal value of VDDP/2 (or VDDQ/2).  
Specifications subject to change without notice.  
–2–  
REV. 0  
1234567...20

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