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AD9848AKSTRL

更新时间： 2024-01-05 21:15:18

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亚德诺 - ADI		商用集成电路
页数	文件大小	规格书
32页	627K
描述
IC SPECIALTY CONSUMER CIRCUIT, PQFP48, 1.40 MM HEIGHT, PLASTIC, MS-026BBC, LQFP-48, Consumer IC:Other

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AD9848AKSTRL 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	End Of Life	零件包装代码：	QFP
包装说明：	1.40 MM HEIGHT, PLASTIC, MS-026BBC, LQFP-48	针数：	48
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.31.00.01	风险等级：	5.28
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-PQFP-G48
JESD-609代码：	e0	长度：	7 mm
功能数量：	1	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-20 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	220	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	2.7 V	表面贴装：	YES
温度等级：	OTHER	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	7 mm	Base Number Matches：	1

AD9848AKSTRL 数据手册

AD9848/AD9849

0.1␮F

DIGITAL

SUPPLY

CLOCK

INPUTS

SERIAL

INTERFACE

1␮F

48 47 46 45 44 43 42 41 40 39 38 37

1␮F

PIN 1

IDENTIFIER

REFT

REFB

CMLEVEL

AVSS3

AVDD3

BYP3

0.1␮F

DRIVER

SUPPLY

ANALOG

SUPPLY

DVSS3

DVDD3

AD9849

TOP VIEW

(Not to Scale)

CCDIN

BYP2

CCD

SIGNAL

0.1␮F

BYP1

ANALOG

SUPPLY

AVDD2

AVSS2

D10

(MSB) D11

0.1␮F

DATA

OUTPUTS

13 14 15 16 17 18 19 20 21 22 23 24

0.1␮F 0.1␮F

0.1␮F

H DRIVER

SUPPLY

CLOCK

INPUT

RG DRIVER

SUPPLY

ANALOG

SUPPLY

0.1␮F

HIGH SPEED

CLOCKS

Figure 21. Recommend Circuit Configuration for External Mode

Driving the CLI Input

The AD9848/AD9849’s master clock input (CLI) may be used in

two different configurations, depending on the application.

Figure 23a shows a typical dc-coupled input from the master clock

source. When the dc-coupled technique is used, the master clock

signal should be at standard 3 V CMOS logic levels. As shown in

Figure 23b, a 1000 pF ac-coupling capacitor may be used between

the clock source and the CLI input. In this configuration, the

CLI input will self-bias to the proper dc voltage level of approxi-

mately 1.4 V. When the ac-coupled technique is used, the

master clock signal can be as low as 500 mV in amplitude.

CCDIN

AD9848/AD9849

SIGNAL

OUT

CCD IMAGER

Figure 22a. CCD Connections (2 H-Clock)

REV. A

–29–

1...26 27 282930 31 32

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