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AD9578BCPZ

更新时间： 2022-02-26 12:14:43
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亚德诺 - ADI /
页数 文件大小 规格书
44页 817K
描述
Dual PLL Precision Synthesizer

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AD9578BCPZ 数据手册

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Data Sheet  
AD9578  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
50 Ω to ground termination at output pins  
REFOUT/ limited to 60 MHz  
2.5 V HCSL MODE  
Output Frequency  
11.8  
919  
MHz  
REFOUT  
Rise Time (20% to 80%)  
OUTPUT1, OUTPUT2, OUTPUT3  
OUTPUT4  
199  
243  
275  
370  
ps  
ps  
Output divider settings other than 4.5  
Output divider settings other than 4.5  
Fall Time (80% to 20%)  
OUTPUT1, OUTPUT2, OUTPUT3  
OUTPUT4  
191  
226  
287  
329  
ps  
ps  
Output divider settings other than 4.5  
Output divider settings other than 4.5  
Duty Cycle, OUTPUT1 and OUTPUT4  
111.8 ≤ fOUT ≤ 357 MHz  
357 < fOUT ≤ 919 MHz  
Output Divider = 4.5  
Duty Cycle, OUTPUT2 and OUTPUT3  
111.8 ≤ fOUT ≤ 357 MHz  
357 < fOUT ≤ 919 MHz  
Output Divider = 4.5  
Output High Voltage  
Output Low Voltage  
50  
47  
39  
52  
50  
52  
54  
53  
55  
%
%
%
Output divider settings other than 4.5  
Output divider settings other than 4.5  
Measured at 765 MHz  
50  
52  
50  
59  
750  
0
54  
%
Output divider settings other than 4.5  
Output divider settings other than 4.5  
Measured at 765 MHz  
48  
53  
%
45  
65  
%
624  
-50  
624  
850  
50  
mV  
mV  
mV  
Voltage across pins at minimum output frequency; if  
a differential probe is used, VPP is 2× this value  
Output Voltage Swing (VSWING  
)
750  
850  
Absolute Crossing Point (VOX  
)
295  
360  
14  
400  
17  
mV  
mA  
Short-Circuit Output Current  
LVDS MODE (VDD = 3.3 V and 2.5 V)  
Output Frequency  
100 Ω termination across the output pair  
11.8  
919  
215  
223  
MHz  
ps  
REFOUT/  
limited to 54 MHz  
REFOUT  
Rise Time (20% to 80%)  
Fall Time (80% to 20%)  
OUTPUT1 and OUTPUT4 Duty Cycle  
111.8 ≤ fOUT ≤ 357 MHz  
357 < fOUT ≤ 919 MHz  
173  
177  
ps  
50  
46  
49  
52  
50  
52  
54  
54  
55  
%
%
%
Output divider settings other than 4.5  
Output divider settings other than 4.5  
Measured at 765 MHz  
Output Divider = 4.5  
OUTPUT2 and OUTPUT3 Duty Cycle  
111.8 ≤ fOUT ≤ 357 MHz  
357 < fOUT ≤ 919 MHz  
50  
46  
51  
52  
50  
59  
54  
53  
66  
%
%
%
Output divider settings other than 4.5  
Output divider settings other than 4.5  
Measured at 765 MHz  
Output Divider = 4.5  
Differential Output Voltage Swing  
Balanced, VOD  
Voltage across pins at minimum output frequency; if  
a differential probe is used, VPP is 2× this value  
247  
454  
50  
mV  
mV  
Absolute difference between voltage swing of true  
pin and complementary pin  
Unbalanced, ΔVOD  
Offset Voltage  
Common Mode, VOS  
1.08  
1.26  
16  
1.375  
50  
V
Voltage difference between pins at minimum  
output frequency  
Common-Mode Difference, ΔVOS  
mV  
Short-Circuit Output Current  
LVCMOS MODE (VDD = 3.3 V and 2.5 V)  
Output Frequency  
24  
mA  
11.8  
250  
MHz  
REFOUT limited to 60 MHz  
Rise Time (20% to 80%)  
Capacitor load (CLOAD) = 10 pF  
330 Ω Pull-Down Resistor  
3.3 kΩ Pull-Down Resistor  
Fall Time (20% to 80%)  
1.3  
1.2  
1.9  
1.7  
ns  
ns  
CLOAD = 10 pF  
330 Ω Pull-Down Resistor  
3.3 kΩ Pull-Down Resistor  
1.3  
1.5  
2
ns  
ns  
2.4  
Rev. B | Page 7 of 44  
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AD9578BCPZ-REEL7 ADI Dual PLL Precision Synthesizer

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