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AD9554

更新时间： 2024-02-18 09:23:16
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
116页 1064K
描述
Quad PLL, Quad Input, Multiservice Line Card Adaptive Clock Translator

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AD9554 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Active包装说明：HVQCCN,
针数：72Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：2.31Is Samacsys：N
JESD-30 代码：S-XQCC-N72JESD-609代码：e3
长度：10 mm湿度敏感等级：3
功能数量：1端子数量：72
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260座面最大高度：1 mm
标称供电电压：1.5 V表面贴装：YES
电信集成电路类型：ATM/SONET/SDH SUPPORT CIRCUIT温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：10 mm
Base Number Matches：1

AD9554 数据手册

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Data Sheet  
AD9554  
Parameter  
Min  
Typ  
3
Max  
Unit  
pF  
Test Conditions/Comments  
Input Capacitance  
Single-ended to ground, each pin  
Input Resistance  
5
kΩ  
CRYSTAL RESONATOR PATH  
Crystal Resonator Frequency Range  
Input Capacitance  
12  
50  
MHz  
pF  
Fundamental mode, AT cut crystal  
Single-ended to ground, each pin  
3
Maximum Crystal Motional Resistance  
100  
Ω
REFERENCE INPUTS  
Table 5.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
DIFFERENTIAL MODE  
Frequency Range  
Sinusoidal Input  
LVPECL Input  
LVDS Input  
AC couple inputs in differential mode  
10  
0.002  
0.002  
475  
1000  
700  
MHz  
MHz  
MHz  
Assumes an LVDS minimum of 494 mV p-p differential  
amplitude  
Minimum Input Slew Rate  
Minimum limit imposed for jitter performance  
DPLL Loop Bandwidth = 50 Hz  
DPLL Loop Bandwidth = 4 kHz  
Common-Mode Input Voltage  
Differential Input Voltage Sensitivity  
40  
50  
V/μs  
V/μs  
V
Maximum loop bandwidth is fPFD/50  
Internally generated self-bias voltage  
Peak-to-peak differential voltage swing across pins  
required to ensure switching between logic levels as  
measured with a differential probe; instantaneous voltage  
on either pin must not exceed 1.3 V  
0.64  
fIN < 400 MHz  
400  
500  
1000  
2100  
2100  
2100  
100  
mV p-p  
mV p-p  
mV p-p  
mV  
kΩ  
pF  
fIN = 400 MHz to 750 MHz  
fIN = 750 MHz to 1000 MHz  
Differential Input Voltage Hysteresis  
Input Resistance  
55  
16  
9
Equivalent differential input resistance  
Single-ended to ground, each pin  
Input Capacitance  
Minimum Pulse Width High  
LVPECL  
LVDS  
460  
560  
ps  
ps  
Minimum Pulse Width Low  
LVPECL  
LVDS  
460  
560  
ps  
ps  
DC-COUPLED LVDS MODE  
Frequency Range  
Minimum Input Slew Rate  
DPLL Loop Bandwidth = 50 Hz  
DPLL Loop Bandwidth = 4 kHz  
Common-Mode Input Voltage  
Intended for dc-coupled LVDS ≤10.24 MHz  
Minimum limit imposed for jitter performance  
Maximum loop bandwidth is fPFD/50  
0.002  
10.24 MHz  
40  
150  
1.125  
V/μs  
V/μs  
1.375  
1200  
V
mV  
Differential Input Voltage Sensitivity 400  
Differential voltage across pins required to ensure  
switching between logic levels; instantaneous voltage on  
either pin must not exceed the supply rails  
Differential Input Voltage Hysteresis  
Input Resistance  
Input Capacitance  
Minimum Pulse Width High  
Minimum Pulse Width Low  
55  
21  
7
100  
mV  
kΩ  
pF  
ns  
25  
25  
ns  
Rev. D | Page 7 of 116  
 
1...45678910...116

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