5秒后页面跳转
捷配首页

Datasheet > 微控制器和处理器 > 时钟发生器> AD9547BCPZ
AD9547BCPZ PDF预览

AD9547BCPZ

更新时间： 2024-02-02 06:51:39
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路PC
页数 文件大小 规格书
104页 1818K
描述
Dual/Quad Input Network Clock Generator/Synchronizer

阅读下载

获取价格

AD9547BCPZ 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.62
Samacsys Confidence：Samacsys Status：Released
Schematic Symbol：https://componentsearchengine.com/symbol.php?partID=231369PCB Footprint：https://componentsearchengine.com/footprint.php?partID=231369
Samacsys PartID：231369Samacsys Image：https://componentsearchengine.com/Images/9/AD9547BCPZ.jpg
Samacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/1/AD9547BCPZ.jpgSamacsys Pin Count：65
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Other
Samacsys Footprint Name：QFN50P900X900X100-65NSamacsys Released Date：2017-01-11 11:21:59
Is Samacsys：NJESD-30 代码：S-XQCC-N64
长度：9 mm端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
最大输出时钟频率：450 MHz封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
主时钟/晶体标称频率：1000 MHz认证状态：Not Qualified
座面最大高度：1 mm最大供电电压：1.89 V
最小供电电压：1.71 V标称供电电压：1.8 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9547BCPZ 数据手册

 浏览型号AD9547BCPZ的Datasheet PDF文件第1页浏览型号AD9547BCPZ的Datasheet PDF文件第2页浏览型号AD9547BCPZ的Datasheet PDF文件第3页浏览型号AD9547BCPZ的Datasheet PDF文件第5页浏览型号AD9547BCPZ的Datasheet PDF文件第6页浏览型号AD9547BCPZ的Datasheet PDF文件第7页 
AD9547  
SPECIFICATIONS  
Minimum and maximum values apply for the full range of supply voltage and operating temperature variation. Typical values apply for  
AVDD3 = DVDD3 = 3.3 V, AVDD = DVDD= 1.8 V, TA = 25°C, IDAC = 20 mA (full scale), unless otherwise noted.  
SUPPLY VOLTAGE  
Table 1.  
Parameter  
Min  
Typ  
3.30  
1.80  
3.30  
3.30  
1.80  
1.80  
Max  
3.465  
1.89  
Unit Test Conditions/Comments  
DVDD3  
3.135  
1.71  
V
V
V
V
V
V
Pin 7, Pin 58  
DVDD  
Pin 1, Pin 6, Pin 8, Pin 10, Pin 11, Pin 53, Pin 59, Pin 64  
Pin 16, Pin 33, Pin 43, Pin 49  
Pin 25, Pin 31  
AVDD3  
3.135  
3.135  
1.71  
3.465  
3.465  
1.89  
3.3 V Supply (Typical)  
1.8 V Supply (Alternative)  
AVDD  
Pin 25, Pin 31  
1.71  
1.89  
Pin 17, Pin 18, Pin 23, Pin 28, Pin 32, Pin 36, Pin 39, Pin 42, Pin 46, Pin 50  
SUPPLY CURRENT  
The test conditions for the maximum supply current are the same as the test conditions for the All Blocks Running section of Table 3. The  
test conditions for the typical supply current are the same as the test conditions for the Typical Configuration section of Table 3.  
Table 2.  
Parameter  
Min  
Typ  
1.5  
190  
52  
24  
24  
Max  
3
Unit Test Conditions/Comments  
IDVDD3  
mA  
mA  
mA  
mA  
mA  
mA  
Pin 7, Pin 58  
IDVDD  
215  
70  
55  
Pin 1, Pin 6, Pin 8, Pin 10, Pin 11, Pin 53, Pin 59, Pin 64  
Pin 16, Pin 33, Pin 43, Pin 49  
Pin 25, Pin 31  
IAVDD3  
3.3 V Supply (Typical)  
1.8 V Supply (Alternative)  
IAVDD  
55  
Pin 25, Pin 31  
135  
150  
Pin 17, Pin 18, Pin 23, Pin 28, Pin 32, Pin 36, Pin 39, Pin 42, Pin 46, Pin 50  
POWER DISSIPATION  
Table 3.  
Parameter  
Min  
Typ  
Max  
Unit Test Conditions/Comments  
TYPICAL CONFIGURATION  
800  
1100 mW fSYSCLK = 20 MHz1; fS = 1 GHz2; fDDS = 122.88 MHz3; one LVPECL clock  
distribution output running at 122.88 MHz (all others powered  
down); one input reference running at 100 MHz (all others  
powered down)  
ALL BLOCKS RUNNING  
900  
13  
1250 mW fSYSCLK = 20 MHz1; fS = 1 GHz2; fDDS = 399 MHz3; all clock distribution  
outputs configured as LVPECL at 399 MHz; all input references  
configured as differential at 100 MHz; fractional-N active (R = 10,  
S = 39, U = 9, V = 10)  
FULL POWER-DOWN  
mW Conditions = typical configuration; no external pull-up or pull-  
down resistors  
INCREMENTAL POWER DISSIPATION  
Conditions = typical configuration; table values show the change  
in power due to the indicated operation  
SYSCLK PLL Off  
Input Reference On  
Differential  
Single-Ended  
Output Distribution Driver On  
LVDS  
−105  
mW fSYSCLK = 1 GHz1; high frequency direct input mode  
7
13  
mW  
mW  
70  
75  
65  
mW  
mW  
LVPECL  
CMOS  
mW Single 3.3 V CMOS output with a 10 pF load  
1 fSYSCLK is the frequency at the SYSCLKP and SYSCLKN pins.  
2 fS is the sample rate of the output DAC.  
3 fDDS is the output frequency of the DDS.  
Rev. 0 | Page 4 of 104  
 
 
 
 
 
 
1234567...104

下载PDF

与AD9547BCPZ相关器件

型号 品牌 描述 获取价格 数据表
AD9547BCPZ-REEL7 ADI Dual/Quad Input Network Clock Generator/Synchronizer

获取价格
AD9548 ADI Quad/Octal Input Network Clock Generator/Synchronizer

获取价格
AD9548/PCBZ ADI Quad/Octal Input Network Clock Generator/Synchronizer

获取价格
AD9548BCPZ ADI Quad/Octal Input Network Clock Generator/Synchronizer

获取价格
AD9548BCPZ-REEL7 ADI Quad/Octal Input Network Clock Generator/Synchronizer

获取价格
AD9549 ADI Dual Input Network Clock Generator/Synchronizer

获取价格

与AD9547BCPZ相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证