Datasheet > 微控制器和处理器 > 时钟发生器> AD9520-0/PCBZ

AD9520-0/PCBZ

更新时间： 2024-01-23 10:07:08

品牌	Logo	应用领域
亚德诺 - ADI		时钟发生器
页数	文件大小	规格书
84页	1667K
描述
12 LVPECL/24 CMOS Output Clock Generator with Integrated 2.8 GHz VCO

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AD9520-0/PCBZ 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.64
Is Samacsys：	N	JESD-30 代码：	S-XQCC-N64
JESD-609代码：	e3	长度：	9 mm
湿度敏感等级：	3	端子数量：	64
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	250 MHz	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	33.33 MHz	认证状态：	Not Qualified
座面最大高度：	1 mm	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	9 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

AD9520-0/PCBZ 数据手册

AD9520-0

Reg.

Addr

(Hex) Bit(s) Name

Description

19B

[1]

Channel 3 direct-to-output Connects OUT9, OUT10, and OUT11 to Divider 3 or directly to VCO or CLK.

[1] = 0; OUT9, OUT10, and OUT11 are connected to Divider 3 (default).

[1] = 1;

If 0x1E1[1:0] = 10b, the VCO is routed directly to OUT9, OUT10, and OUT11.

If 0x1E1[1:0] = 00b, the CLK is routed directly to OUT9, OUT10, and OUT11.

If 0x1E1[1:0] = 01b, there is no effect.

19B

[0]

Disable Divider 3 DCC

Duty-cycle correction function.

[0] = 0; enable duty-cycle correction (default).

[0] = 1; disable duty-cycle correction.

Table 56. VCO Divider and CLK Input

Reg.

Addr

(Hex) Bit(s) Name

Description

1E0 [2:0] VCO divider

[2]

[1]

[0]

Divide

2 (default)

Output static

1 (bypass)

Output static

1E1 [4]

1E1 [3]

1E1 [2]

1E1 [1]

Power-down clock input section Powers down the clock input section (including CLK buffer, VCO divider, and CLK tree).

[4] = 0; normal operation (default).

[4] = 1; power down.

Power-down VCO clock interface Powers down the interface block between VCO and clock distribution.

[3] = 0; normal operation (default).

[3] = 1; power down.

Power-down VCO and CLK

Select VCO or CLK

Powers down both VCO and CLK input.

[2] = 0; normal operation (default).

[2] = 1; power down.

Selects either the VCO or the CLK as the input to VCO divider.

[1] = 0; select external CLK as input to VCO divider (default).

[1] = 1; select VCO as input to VCO divider; cannot bypass VCO divider when this is

selected. This bit must be set to use the PLL with the internal VCO.

1E1 [0]

Bypass VCO divider

Bypasses or uses the VCO divider.

[0] = 0; use VCO divider (default).

[0] = 1; bypass VCO divider; cannot select VCO as input when this is selected.

Rev. 0 | Page 79 of 84

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型号	品牌	描述	获取价格	数据表
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