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AD9518-0BCPZ-REEL7

更新时间： 2024-01-08 03:08:41
品牌 Logo 应用领域
亚德诺 - ADI 驱动逻辑集成电路
页数 文件大小 规格书
64页 767K
描述
6-Output Clock Generator with Integrated 2.8 GHz VCO

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AD9518-0BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN, LCC48,.27SQ,20针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.77
系列：9518输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-XQCC-N48JESD-609代码：e3
长度：7 mm逻辑集成电路类型：CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：48
实输出次数：6最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC48,.27SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：240电源：3.3 V
Prop。Delay @ Nom-Sup：1.18 ns传播延迟（tpd）：1.18 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.22 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：7 mm最小 fmax：2950 MHz
Base Number Matches：1

AD9518-0BCPZ-REEL7 数据手册

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AD9518-0  
SERIAL CONTROL PORT  
Table 13.  
Parameter  
Min Typ  
Max Unit  
Test Conditions/Comments  
CS (INPUT)  
CS has an internal 30 kΩ pull-up resistor  
Input Logic 1 Voltage  
Input Logic 0 Voltage  
Input Logic 1 Current  
Input Logic 0 Current  
Input Capacitance  
SCLK (INPUT)  
2.0  
V
V
μA  
μA  
pF  
0.8  
3
110  
2
SCLK has an internal 30 kΩ pull-down resistor  
Input Logic 1 Voltage  
Input Logic 0 Voltage  
Input Logic 1 Current  
Input Logic 0 Current  
Input Capacitance  
SDIO (WHEN INPUT)  
Input Logic 1 Voltage  
Input Logic 0 Voltage  
Input Logic 1 Current  
Input Logic 0 Current  
Input Capacitance  
SDIO, SDO (OUTPUTS)  
Output Logic 1 Voltage  
Output Logic 0 Voltage  
TIMING  
2.0  
110  
2
V
V
μA  
μA  
pF  
0.8  
1
2.0  
V
V
nA  
nA  
pF  
0.8  
10  
20  
2
2.7  
V
V
0.4  
25  
Clock Rate (SCLK, 1/tSCLK  
Pulse Width High, tHIGH  
Pulse Width Low, tLOW  
SDIO to SCLK Setup, tDS  
SCLK to SDIO Hold, tDH  
)
MHz  
ns  
ns  
ns  
ns  
16  
16  
2
1.1  
SCLK to Valid SDIO and SDO, tDV  
CS to SCLK Setup and Hold, tS, tH  
CS Minimum Pulse Width High, tPWH  
8
ns  
ns  
2
3
ns  
PD, SYNC, AND RESET PINS  
Table 14.  
Parameter  
Min Typ Max Unit  
Test Conditions/Comments  
INPUT CHARACTERISTICS  
These pins each have a 30 kΩ internal pull-up  
resistor  
Logic 1 Voltage  
Logic 0 Voltage  
Logic 1 Current  
Logic 0 Current  
Capacitance  
2.0  
V
V
μA  
μA  
pF  
0.8  
1
110  
2
RESET TIMING  
Pulse Width Low  
SYNC TIMING  
50  
ns  
Pulse Width Low  
1.5  
High speed High speed clock is CLK input signal  
clock cycles  
Rev. A | Page 10 of 64  
 
 
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