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Datasheet > 转换器 > 数字电位计> AD8403ARUZ50-REEL
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AD8403ARUZ50-REEL

更新时间： 2024-02-21 13:51:39
品牌 Logo 应用领域
亚德诺 - ADI 转换器电位器数字电位计电阻器光电二极管PC
页数 文件大小 规格书
32页 610K
描述
1-/2-/4-Channel Digital Potentiometers

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AD8403ARUZ50-REEL 技术参数

生命周期：Active零件包装代码：TSSOP
包装说明：1.10 MM, ROHS COMPLIANT, MO-153AD, TSSOP-24针数：24
Reach Compliance Code：unknown风险等级：5.19
Is Samacsys：N标称带宽：0.125 kHz
控制接口：3-WIRE SERIAL转换器类型：DIGITAL POTENTIOMETER
JESD-30 代码：R-PDSO-G24长度：7.8 mm
功能数量：4位置数：256
端子数量：24最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH认证状态：COMMERCIAL
电阻定律：LINEAR最大电阻器端电压：5.5 V
最小电阻器端电压：座面最大高度：1.2 mm
标称供电电压：3 V表面贴装：YES
标称温度系数：500 ppm/ °C温度等级：AUTOMOTIVE
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL标称总电阻：50000 Ω
宽度：4.4 mmBase Number Matches：1

AD8403ARUZ50-REEL 数据手册

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AD8400/AD8402/AD8403  
ELECTRICAL CHARACTERISTICS—ALL VERSIONS  
VDD = 3 V 10% or 5 V 10%, VA = VDD, VB = 0 V, −40°C ≤ TA ≤ +125°C, unless otherwise noted.  
Table 4.  
Parameter  
Symbol  
Conditions  
Min  
Typ1  
Max  
Unit  
SWITCHING CHARACTERISTICS2, 3  
Input Clock Pulse Width  
Data Setup Time  
Data Hold Time  
CLK to SDO Propagation Delay4  
tCH, tCL  
tDS  
tDH  
Clock level high or low  
10  
5
5
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tPD  
RL = 1 kΩ to 5 V, CL ≤ 20 pF  
1
25  
CS  
CS  
tCSS  
tCSW  
tRS  
tCSH  
tCS1  
10  
10  
50  
0
Setup Time  
High Pulse Width  
Reset Pulse Width  
CS  
CLK Fall to  
Rise Hold Time  
Rise to Clock Rise Setup  
CS  
10  
1 Typicals represent average readings at 25°C and VDD = 5 V.  
2 Guaranteed by design and not subject to production test. Resistor-terminal capacitance tests are measured with 2.5 V bias on the measured terminal.  
The remaining resistor terminals are left open circuit.  
3 See the timing diagram in Figure 3 for location of measured values. All input control voltages are specified with tR = tF = 1 ns (10% to 90% of VDD) and  
timed from a voltage level of 1.6 V. Switching characteristics are measured using VDD = 3 V or 5 V. To avoid false clocking, a minimum input logic slew rate  
of 1 Vꢀμs should be maintained.  
4 Propagation delay depends on the value of VDD, RL, and CL (see the Applications section).  
TIMING DIAGRAMS  
1
A1 A0 D7 D6 D5 D4 D3 D2 D1 D0  
SDI  
0
1
CLK  
tRS  
0
1
0
RS  
DAC REGISTER LOAD  
1
0
CS  
tS  
V
DD  
V
OUT  
±1%  
V
DD  
V
V
/2  
OUT  
DD  
±1% ERROR BAND  
0V  
Figure 5. Reset Timing Diagram  
Figure 3. Timing Diagram  
1
0
SDI  
(DATA IN)  
Ax OR Dx  
Ax OR Dx  
tDS  
tDH  
1
0
SDO  
(DATA OUT)  
A'x OR D'x  
tPD_MIN  
A'x OR D'x  
tPD_MAX  
tCS1  
tCH  
1
0
1
0
CLK  
CS  
tCL  
tCSS  
tCSH  
tCSW  
tS  
V
DD  
±1%  
V
OUT  
0V  
±1% ERROR BAND  
Figure 4. Detailed Timing Diagram  
Rev. E | Page 10 of 32  
 
 
 
 
 
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