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AD808-622BRZRL7

更新时间： 2024-01-01 10:03:27
品牌 Logo 应用领域
亚德诺 - ADI ATM异步传输模式电信光电二极管电信集成电路
页数 文件大小 规格书
12页 150K
描述
622 Mbps, Low Power, Post-Amp/Clock and Data Recovery IC

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AD808-622BRZRL7 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP16,.25针数：16
Reach Compliance Code：compliantECCN代码：5A991.B.3
HTS代码：8542.39.00.01风险等级：5.4
Is Samacsys：N应用程序：SONET;SDH
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：9.9 mm湿度敏感等级：1
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：5 V认证状态：Not Qualified
座面最大高度：1.75 mm子类别：Other Telecom ICs
最大压摆率：0.1 mA标称供电电压：5 V
表面贴装：YES技术：BIPOLAR
电信集成电路类型：ATM/SONET/SDH RECEIVER温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：3.9 mm
Base Number Matches：1

AD808-622BRZRL7 数据手册

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AD808  
Center Fr equency Clam p (Figur e 13)  
C
PEAK  
D
An N-channel FET circuit can be used to bring the AD808  
VCO center frequency to within ±10% of 622 MHz when  
SDOUT indicates a Loss of Signal (LOS). T his effectively re-  
duces the frequency acquisition time by reducing the frequency  
error between the VCO frequency and the input data frequency  
at clamp release. T he N-FET can have “on” resistance as high  
as 1 kΩ and still attain effective clamping. However, the chosen  
N-FET should have greater than 10 MΩ “off” resistance and  
less than 100 nA leakage current (source and drain) so as not to  
alter normal PLL performance.  
0.047  
0.10  
0.47  
0.11  
0.07  
0.04  
1
2
3
DATAOUTN  
DATAOUTP  
V
16  
EE  
DIV  
20.00m  
DIV  
36.00m  
START  
STOP  
500.000Hz  
100 000.000Hz  
SDOUT 15  
AV 14  
RBW:  
30Hz ST: 3.07 min RANGE: R=  
0, T=  
0dBm  
V
CC2  
CC2  
CLKOUTN  
CLKOUTP  
PIN 13  
NIN 12  
4
5
6
7
8
Figure14. J itter Transfer vs. CD  
V
AV  
CC1  
11  
10  
9
CC1  
N_FET  
CF1  
CF2  
THRADJ  
C
D
AV  
EE  
AD808  
Figure 13. Center Frequency Clam p Schem atic  
C1 0.1␮F  
J5  
TP7 TP8  
50⍀ STRIP LINE  
EQUAL LENGTH  
SDOUT  
R1  
100⍀ 100⍀  
C3 0.1␮F  
R2  
R9  
154⍀  
R5 100⍀  
R10  
154⍀  
C12  
0.1␮F  
J1  
DATAOUTN  
DATAOUTN  
VEE  
1
2
3
16  
15  
14  
R6 100⍀  
DATAOUTP  
SDOUT  
DATAOUTP  
J2  
R13  
R16 3.65k⍀  
C4 0.1␮F  
C5 0.1␮F  
301⍀  
R14  
49.9⍀  
R15  
49.9⍀  
AV  
CC2  
V
CC2  
C9  
J6  
J7  
J3  
CLKOUTN  
C13 0.1␮F  
R7 100⍀  
R8 100⍀  
C7  
C8  
PIN  
NIN  
4
5
6
7
8
13  
12  
11  
10  
PIN  
NIN  
CLKOUTN  
CLKOUTP  
CLKOUTP  
J4  
C6  
0.1␮F  
C14 0.1␮F  
AV  
CC1  
V
CC1  
C10  
TP1  
TP2  
VECTOR PINS SPACED FOR RN55C  
TYPE RESISTOR; COMPONENT  
SHOWN FOR REFERENCE ONLY  
R3  
R4  
TP5  
TP6  
THRADJ  
CF1  
CF2  
100⍀ 100⍀  
CD  
R
THRESH  
R11  
154⍀  
R12  
154⍀  
AV  
9
EE  
AD808  
NOTE:  
C2  
0.1␮F  
NOTE: INTERCONNECT RUN  
UNDER DUT  
C7–C10 ARE 0.1µF BYPASS CAPACITORS  
RIGHT ANGLE SMA CONNECTOR  
OUTER SHELL TO GND PLANE  
VECTOR PINS SPACED THROUGH-HOLE  
CAPACITOR ON VECTOR CUPS; COMPONENT  
SHOWN FOR REFERENCE ONLY  
C11  
10␮F  
ALL RESISTORS ARE 1% 1/8 WATT SURFACE MOUNT  
TP3  
+5V  
TP4  
TPx TEST POINTS ARE VECTORBOARD K24A/M PINS  
o
GND  
Figure 15. Evaluation Board Schem atic  
–8–  
REV. 0  
1...56789101112

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