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AD7278ARMZ PDF预览

AD7278ARMZ

更新时间： 2024-02-26 07:33:00
品牌 Logo 应用领域
亚德诺 - ADI 转换器模数转换器光电二极管PC
页数 文件大小 规格书
28页 501K
描述
3 MSPS, 12-/10-/8-Bit ADCs in 6-Lead TSOT

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AD7278ARMZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：8
Reach Compliance Code：unknown风险等级：5.68
Is Samacsys：N最大模拟输入电压：3.6 V
最小模拟输入电压：最长转换时间：0.291 µs
转换器类型：ADC, SUCCESSIVE APPROXIMATIONJESD-30 代码：S-PDSO-G8
JESD-609代码：e3长度：3 mm
最大线性误差 (EL)：0.3906%湿度敏感等级：1
模拟输入通道数量：1位数：8
功能数量：1端子数量：8
最高工作温度：125 °C最低工作温度：-40 °C
输出位码：BINARY输出格式：SERIAL
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：SQUARE封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260采样速率：3 MHz
采样并保持/跟踪并保持：TRACK座面最大高度：1.1 mm
标称供电电压：3 V表面贴装：YES
温度等级：AUTOMOTIVE端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：3 mmBase Number Matches：1

AD7278ARMZ 数据手册

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AD7276/AD7277/AD7278  
AD7278 IN A 10 SCLK CYCLE SERIAL INTERFACE  
Table 9. The SPORT0 Receive Configuration 1 Register  
(SPORT0_RCR1)  
For the AD7278, if  
is brought high during the 10th rising  
CS  
Setting  
Description  
edge after the two leading zeros and eight bits of the conversion  
are provided, then the part can achieve a 4 MSPS throughput  
rate. For the AD7278, the track-and-hold goes back into track  
mode on the ninth rising edge. In this case, a fSCLK = 48 MHz and  
throughput of 4 MSPS result in a cycle time of t2 + 8.5(1/fSCLK) +  
tACQ = 250 ns, where t2 = 6 ns minimum and tACQ = 67 ns. This  
satisfies the requirement of 60 ns for tACQ. Figure 35 shows that  
tACQ comprises 0.5(1/fSCLK) + t8 + tQUIET, where t8 = 14 ns max.  
This allows a value of 43 ns for tQUIET, satisfying the minimum  
requirement of 4 ns.  
RCKFE = 1  
LRFS = 1  
RFSR = 1  
Sample data with falling edge of RSCLK  
Active low frame signal  
Frame every word  
Internal RFS used  
IRFS = 1  
RLSBIT = 0  
RDTYPE = 00  
IRCLK = 1  
RSPEN = 1  
SLEN = 1111  
Receive MSB first  
Zero fill  
Internal receive clock  
Receive enabled  
16-bit data-word (or can be set to 1101 for  
14-bit data-word)  
MICROPROCESSOR INTERFACING  
TFSR = RFSR = 1  
AD7276/AD7277/AD7278-to-ADSP-BF53x  
To implement the power-down modes, SLEN should be set to  
1001 to issue an 8-bit SCLK burst.  
The ADSP-BF53x family of DSPs interfaces directly to the  
AD7276/AD7277/AD7278 without requiring glue logic. The  
SPORT0 Receive Configuration 1 Register should be set up as  
outlined in Table 9.  
AD7276/  
AD7277/  
AD7278*  
ADSP-BF53x*  
SPORT0  
RCLK0  
SCLK  
DOUT  
CS  
DR0PRI  
RFS0  
DT0  
DIN  
*ADDITIONAL PINS OMITTED FOR CLARITY  
Figure 36. Interfacing with ADSP-BF53x  
Rev. C | Page 24 of 28  
 
 
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