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AD7156

更新时间： 2024-02-01 11:10:36

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亚德诺 - ADI		转换器
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28页	388K
描述
Ultralow Power, 1.8 V, 3 mm × 3 mm, 2-Channel Capacitance Converter

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AD7156 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	SOIC
包装说明：	HVSON, SOLCC10,.12,20	针数：	10
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.55
模拟集成电路 - 其他类型：	ANALOG CIRCUIT	JESD-30 代码：	S-PDSO-N10
JESD-609代码：	e3	长度：	3 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	10	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	HVSON	封装等效代码：	SOLCC10,.12,20
封装形状：	SQUARE	封装形式：	SMALL OUTLINE, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	电源：	2/3.3 V
认证状态：	Not Qualified	座面最大高度：	0.85 mm
子类别：	Other Analog ICs	最大供电电流 (Isup)：	0.085 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	1.8 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	40	宽度：	3 mm
Base Number Matches：	1

AD7156 数据手册

AD7156

TIMING SPECIFICATIONS

V_DD= 1.8 V to 3.6 V, GND = 0 V, Input Logic 0 = 0 V, Input Logic 1 = V_DD, temperature range = −40°C to +85°C, unless otherwise noted.

Table 2.

Parameter

Min Typ Max

Unit

Test Conditions/Comments

CONVERTER

Conversion Time¹

Both channels, 10 ms per channel.

Wake-Up Time from Power-Down Mode^{2, 3}

Power-Up Time^{2, 4}

0.3

Reset Time^{2, 5}

SERIAL INTERFACE^{6, 7}

See Figure 2.

SCL Frequency

0.6

1.3

400

kHz

μs

SCL High Pulse Width, t_HIGH

SCL Low Pulse Width, t_LOW

SCL, SDA Rise Time, t_R

0.3

SCL, SDA Fall Time, t_F

Hold Time (Start Condition), t_HD;STA

Setup Time (Start Condition), t_SU;STA

Data Setup Time, t_SU;DAT

Setup Time (Stop Condition), t_SU;STO

Data Hold Time (Master), t_HD;DAT

Bus-Free Time (Between Stop and Start Conditions), t_BUF

0.6

0.1

0.6

After this period, the first clock is generated.

Relevant for repeated start condition.

1.3

¹Conversion time is 304 internal clock cycles for both channels (nominal clock 16 kHz); the internal clock frequency is equal to the specified excitation frequency.

²Specification is not production tested but is supported by characterization data at initial product release.

³Wake-up time is the maximum delay between the last SCL edge writing the configuration register and the start of conversion.

⁴Power-up time is the maximum delay between the V_DDcrossing the minimum level (1.8 V) and either the start of conversion or when ready to receive a serial

interface command.

⁵Reset time is the maximum delay between the last SCL edge writing the reset command and either the start of conversion or when ready to receive a serial

interface command.

⁶Sample tested during initial release to ensure compliance.

⁷All input signals are specified with input rise/fall times = 3 ns, measured between the 10% and 90% points. Timing reference points at 50% for inputs and outputs.

Output load = 10 pF.

t_R

t_F

t_LOW

t_HD;STA

SCL

SDA

t_HIGH

t_SU;STA

t_SU;STO

t_HD;STA

t_HD;DAT

t_SU;DAT

t_BUF

Figure 2. Serial Interface Timing Diagram

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型号	品牌	描述	获取价格	数据表
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