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AD5162BRMZ10

更新时间： 2024-01-31 11:44:37
品牌 Logo 应用领域
亚德诺 - ADI 数字电位计
页数 文件大小 规格书
20页 830K
描述
Dual, 256-Position, SPI Digital Potentiometer

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AD5162BRMZ10 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP10,.19,20针数：10
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.7
其他特性：IT CAN ALSO OPERATE FROM 5 V NOMINAL SUPPLY标称带宽：0.6 kHz
控制接口：3-WIRE SERIAL转换器类型：DIGITAL POTENTIOMETER
JESD-30 代码：S-PDSO-G10JESD-609代码：e3
长度：3 mm湿度敏感等级：1
功能数量：2位置数：256
端子数量：10最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP10,.19,20
封装形状：SQUARE封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified电阻定律：LINEAR
最大电阻容差：20%最大电阻器端电压：5.5 V
最小电阻器端电压：座面最大高度：1.1 mm
子类别：Digital Potentiometers标称供电电压：3 V
表面贴装：YES技术：CMOS
标称温度系数：35 ppm/ °C温度等级：AUTOMOTIVE
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30标称总电阻：10000 Ω
宽度：3 mmBase Number Matches：1

AD5162BRMZ10 数据手册

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AD5162  
SPI INTERFACE  
SPI-COMPATIBLE, 3-WIRE SERIAL BUS  
Table 8. Serial Data-Word Format1  
MSB  
LSB  
B0  
The AD5162 contains a 3-wire, SPI-compatible digital interface  
(SDI, , and CLK). The 9-bit serial word must be loaded MSB  
CS  
first. The format of the word is shown in Table 8.  
B8  
A0  
(28)  
B7  
D7  
(27)  
B6  
B5  
B4  
B3  
B2  
B1  
D6  
D5  
D4  
D3  
D2  
D1  
D0  
(20)  
The positive-edge sensitive CLK input requires clean transitions  
to avoid clocking incorrect data into the serial input register.  
Standard logic families work well. If mechanical switches are  
used for product evaluation, they should be debounced by a  
1 The values of bits are shown in parentheses.  
1
A0 D7 D6 D5 D4 D3 D2 D1 D0  
SDI  
0
1
flip-flop or another suitable means. When  
is low, the clock  
CS  
CLK  
loads data into the serial register on each positive clock edge  
(see Figure 42).  
0
1
RDAC REGISTER LOAD  
CS  
0
1
The data setup and data hold times in Table 3 determine the  
valid timing requirements. The AD5162 uses a 9-bit serial input  
data register word that is transferred to the internal RDAC  
V
OUT  
0
Figure 42. SPI Interface Timing Diagram  
register when the  
are ignored.  
line returns to logic high. Extra MSB bits  
CS  
(VA = 5 V, VB = 0 V, VW = VOUT  
)
1
SDI  
Dx  
Dx  
tDS  
(DATA IN)  
0
tCS1  
tCH  
tCH  
1
CLK  
0
tCSH1  
tCL  
tCSH0  
tCSS  
1
CS  
tCSW  
tS  
0
V
DD  
0
±1LSB  
V
OUT  
Figure 43. SPI Interface Detailed Timing Diagram (VA = 5 V, VB = 0 V, VW = VOUT  
)
Rev. C | Page 16 of 20  
 
 
 
 
 
 
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