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AD5045BRUZ

更新时间： 2024-02-25 18:02:55
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器光电二极管PC
页数 文件大小 规格书
33页 755K
描述
Fully Accurate 12-/14-/16-Bit VOUT DAC SPI Interface 2.7 V to 5.5 V in a TSSOP

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AD5045BRUZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：14
Reach Compliance Code：unknown风险等级：5.8
最大模拟输出电压：5.5 V最小模拟输出电压：
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：R-PDSO-G14
JESD-609代码：e3长度：5 mm
最大线性误差 (EL)：0.0061%湿度敏感等级：1
位数：14功能数量：1
端子数量：14最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.2 mm
标称安定时间 (tstl)：10.7 µs标称供电电压：5 V
表面贴装：YES温度等级：AUTOMOTIVE
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
Base Number Matches：1

AD5045BRUZ 数据手册

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AD5025/45/65  
Preliminary Technical Data  
TIMING CHARACTERISTICS  
All input signals are specified with tr = tf = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 3 and  
Figure 5. VDD = 2.7 V to 5.5 V. All specifications TMIN to TMAX, unless otherwise noted.  
Table 4.  
Limit at TMIN, TMAX  
Parameter  
VDD = 2.7 V to 5.5 V  
Unit  
Conditions/Comments  
1
t1  
t2  
t3  
t4  
20  
10  
10  
16.5  
5
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
us min  
us min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
us min  
ns max  
ns min  
ns min  
ns min  
ns min  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC to SCLK falling edge set-up time  
Data set-up time  
t5  
t6  
t7  
5
0
Data hold time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time (single channel update)  
Minimum SYNC high time ( all channel update)  
SYNC rising edge to SCLK fall ignore  
SCLK falling edge to SYNC fall ignore  
LDAC pulse width low  
t8  
1.9  
10.5  
16.5  
0
t8  
t9  
t10  
t11  
t12  
t13  
t14  
t15  
20  
20  
10  
10  
10.6  
22  
5
SCLK falling edge to LDAC rising edge  
CLR pulse width low  
SCLK falling edge to LDAC falling edge  
CLR pulse activation time  
2, 3  
t16  
SCLK rising edge to SDO valid  
SCLK falling edge to SYNC rising edge  
SYNC rising edge to SCLK rising edge  
SYNC rising edge to LDAC falling edge  
PDL pulse width activation time  
3
t17  
3
t18  
8
3
t19  
0
t20  
20  
1 Maximum SCLK frequency is 50 MHz at VDD = 2.7 V to 5.5 V. Guaranteed by design and characterization; not production tested.  
2 Measured with the load circuit of Figure 16. t16 determines the maximum SCLK frequency in daisy-chain mode.  
3 Daisy-chain mode only.  
2mA  
I
OL  
TO OUTPUT  
PIN  
V
(MIN)  
OH  
C
L
50pF  
2mA  
I
OH  
Figure 2. Load Circuit for Digital Output (SDO) Timing Specifications  
Rev. PrB | Page 6 of 33  
1...3456789...33

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与AD5045BRUZ相关器件

型号 品牌 描述 获取价格 数据表
AD5045BRUZ-REEL7 ADI Fully Accurate 12-/14-/16-Bit VOUT DAC SPI Interface 2.7 V to 5.5 V in a TSSOP

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AD504JH ROCHESTER OP-AMP, 2500 uV OFFSET-MAX, 0.3 MHz BAND WIDTH, CBCY8, HERMETIC SEALED, TO-99, 8 PIN

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AD504KH ADI IC OP-AMP, 1500 uV OFFSET-MAX, 0.3 MHz BAND WIDTH, CBCY8, HERMETIC SEALED, TO-99, 8 PIN, O

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AD504LH ADI IC OP-AMP, 500 uV OFFSET-MAX, 0.3 MHz BAND WIDTH, CBCY8, HERMETIC SEALED, TO-99, 8 PIN, Op

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