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AD1877JR

更新时间： 2024-02-23 12:52:10

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亚德诺 - ADI		/
页数	文件大小	规格书
18页	254K
描述
Single-Supply 16-Bit Stereo ADC

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AD1877JR 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	SOP, SOP28,.4	针数：	28
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	8.03
最大模拟输入电压：	4.1 V	转换器类型：	A/D CONVERTER
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e3
湿度敏感等级：	1	位数：	16
功能数量：	2	端子数量：	28
最高工作温度：	70 °C	最低工作温度：
输出位码：	OFFSET BINARY	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP28,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	225	电源：	5 V
认证状态：	Not Qualified	子类别：	Analog to Digital Converters
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

AD1877JR 数据手册

AD1877

LRCK

OUTPUT

BCLK

RDEDGE = LO

OUTPUT

BCLK

RDEDGE = HI

PREVIOUS DATA

MSB-14 LSB

LEFT DATA

RIGHT DATA

SOUT

OUTPUT

ZEROS

MSB

LSB

MSB

LSB

MSB-1 MSB-2

WCLK

OUTPUT

LEFT TAG

MSB LSB

RIGHT TAG

MSB LSB

TAG

OUTPUT

Figure 12. Serial Data Output Timing. Master Mode, Right-Justified with MSB Delay,

WCLK Pulsed in 17th BCLK Cycle, S/M = LO, RLJUST = Hl, MSBDLY = LO

LRCK

OUTPUT

BCLK

RDEDGE = LO

OUTPUT

BCLK

RDEDGE = HI

LEFT DATA

RIGHT DATA

SOUT

OUTPUT

ZEROS

MSB

LSB

MSB

LSB

MSB-1 MSB-2

WCLK

OUTPUT

LEFT TAG

MSB LSB

RIGHT TAG

LSB

TAG

OUTPUT

MSB

Figure 13. Serial Data Output Timing: Master Mode, Left-Justified with No MSB Delay,

S/M = LO, RLJUST = LO, MSBDLY = Hl

LRCK

OUTPUT

BCLK

RDEDGE = LO

OUTPUT

BCLK

RDEDGE = HI

LEFT DATA

RIGHT DATA

SOUT

OUTPUT

ZEROS

MSB

LSB

MSB

LSB

MSB-1 MSB-2

WCLK

OUTPUT

LEFT TAG

MSB LSB

RIGHT TAG

MSB

TAG

OUTPUT

LSB

Figure 14. Serial Data Output Timing: Master Mode, I²S-Justified, S/M = LO, RLJUST = LO,

MSBDLY = LO

–15–

REV. A

1...12 13 141516 17 18

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