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Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> ACS8525P
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ACS8525P

更新时间： 2024-02-20 15:00:09
品牌 Logo 应用领域
商升特 - SEMTECH 开关电信集成电路电信电路
页数 文件大小 规格书
112页 1904K
描述
Line Card Protection Switch for SONET/SDH Systems

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ACS8525P 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP, QFP64,.47SQ,20针数：64
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.4应用程序：SONET;SDH
JESD-30 代码：S-PQFP-G64JESD-609代码：e3
长度：10 mm功能数量：1
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP64,.47SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3,3.3/5 V
认证状态：Not Qualified座面最大高度：1.6 mm
子类别：Other Telecom ICs最大压摆率：0.2 mA
标称供电电压：3.3 V表面贴装：YES
电信集成电路类型：ATM/SONET/SDH SUPPORT CIRCUIT温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
Base Number Matches：1

ACS8525P 数据手册

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ACS8525 LC/P  
ADVANCED COMMUNICATIONS  
Table 3 Other Pins (cont...)  
FINAL  
DATASHEET  
Pin Number  
17  
Symbol  
FrSync  
I/O  
O
Type  
Description  
TTL/CMOS  
TTL/CMOS  
LVDS/PECL  
Output Reference: 8 kHz Frame Sync output.  
18  
MFrSync  
O
Output Reference: 2 kHz Multi-Frame Sync output.  
Output Reference: Programmable, default 38.88 MHz, LVDS.  
19,  
20  
O1POS,  
O1NEG  
O
23,  
24  
SEC1_POS,  
SEC1_NEG  
I
I
I
PECL/LVDS  
PECL/LVDS  
TTLD  
Input Reference: Programmable, default 19.44 MHz, PECL.  
Input Reference: Programmable, default 19.44 MHz PECL.  
25,  
26  
SEC2_POS,  
SEC2_NEG  
28  
SYNC1  
(Master) Multi-Frame Sync 2kHz Input: Connect to 2 or 8 kHz  
Multi-Frame Sync output of Master SETS.  
29  
30  
33  
SEC1  
SEC2  
SYNC2  
I
I
I
TTLD  
TTLD  
TTLD  
(Master) Input Reference: Programmable, default 8 kHz.  
(Slave) Input Reference: Programmable, default 8 kHz.  
(Slave) Multi-Frame Sync 2 kHz: Connect to 2 or 8 kHz Multi-Frame Sync  
output of Slave SETS.  
34  
35  
37  
SEC3  
SYNC3  
TRST  
I
I
I
TTLD  
TTLD  
TTLD  
(Stand-by) Input Reference: External stand-by reference clock source,  
programmable, default 19.44MHz.  
(Stand-by) Input Reference: External stand-by 2 or 8 kHz Multi-Frame  
Sync clock source.  
JTAG Control Reset Input: TRST = 1 to enable JTAG Boundary Scan  
mode. TRST = 0 is Boundary Scan stand-by mode, still allowing normal  
device operation (JTAG logic transparent). NC if not used.  
41  
42  
TMS  
I
I
TTLD  
TTLD  
JTAG Test Mode Select: Boundary Scan enable. Sampled on rising edge  
of TCK. NC if not used.  
CLKE  
SCLK Edge Select: SCLK active edge select, CLKE = 1, selects falling  
edge of SCLK to be active.  
43  
44  
SDI  
I
I
TTLD  
TTLU  
Serial Interface Address: Serial Data Input.  
CSB  
Chip Select (Active Low): This pin is asserted Low by the microprocessor  
to enable the microprocessor interface.  
47  
48  
SCLK  
PORB  
I
I
TTLD  
TTLU  
Serial Data Clock. When this pin goes High data is latched from SDI pin.  
Power-On Reset: Master reset. If PORB is forced Low, all internal states  
are reset back to default values.  
49  
50  
51  
52  
56  
64  
TCK  
I
O
I
TTLD  
TTL/CMOS  
TTLD  
JTAG Clock: Boundary Scan clock input.  
TDO  
JTAG Output: Serial test data output. Updated on falling edge of TCK.  
JTAG Input: Serial test data Input. Sampled on rising edge of TCK.  
Interface Address: SPI compatible Serial Data Output.  
Output Reference: Programmable, default 19.44 MHz.  
TDI  
SDO  
O
O
I
TTLD  
O2  
TTL/CMOS  
TTLD  
SONSDHB  
SONET or SDH Frequency Select: Sets the initial power-up state (or  
state after a PORB) of the SONET/SDH frequency selection registers,  
Reg. 34, Bit 2 and Reg. 38, Bit 5, Bit 6 and Reg. 64 Bit 4. When set Low,  
SDH rates are selected (2.048 MHz etc.) and when set High, SONET  
rates are selected (1.544 MHz etc.) The register states can be changed  
after power-up by software.  
Revision 3.01/August 2005 © Semtech Corp.  
Page6  
www.semtech.com  
1...3456789...112

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