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ACS373D/SAMPLE PDF预览

ACS373D/SAMPLE

更新时间： 2024-01-13 11:01:55
品牌 Logo 应用领域
瑞萨 - RENESAS 驱动输出元件逻辑集成电路
页数 文件大小 规格书
10页 94K
描述
AC SERIES, 8-BIT DRIVER, TRUE OUTPUT, CDIP20

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ACS373D/SAMPLE 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：DIP,针数：20
Reach Compliance Code：unknown风险等级：5.04
系列：ACJESD-30 代码：R-CDIP-T20
逻辑集成电路类型：BUS DRIVER位数：8
功能数量：1端口数量：2
端子数量：20输出特性：3-STATE
输出极性：TRUE封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE传播延迟（tpd）：15 ns
认证状态：Not Qualified座面最大高度：5.08 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
宽度：7.62 mmBase Number Matches：1

ACS373D/SAMPLE 数据手册

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ACS373MS  
Radiation Hardened  
Octal Transparent Latch, Three-State  
April 1995  
Features  
• 1.25 Micron Radiation Hardened SOS CMOS  
Pinouts  
20 LEAD CERAMIC DUAL-IN-LINE  
MIL-STD-1835 DESIGNATOR, CDIP2-T20, LEAD FINISH C  
TOP VIEW  
• Total Dose 300K RAD (Si)  
• Single Event Upset (SEU) Immunity  
<1 x 10-10 Errors/Bit-Day (Typ)  
• SEU LET Threshold >80 MEV-cm2/mg  
1
2
3
4
5
6
7
8
9
VCC  
Q7  
OE  
Q0  
D0  
D1  
Q1  
Q2  
D2  
D3  
Q3  
20  
19  
18 D7  
17 D6  
16 Q6  
• Dose Rate Upset >1011 RAD (Si)/s, 20ns Pulse  
• Latch-Up Free Under Any Conditions  
• Military Temperature Range: -55oC to +125oC  
• Significant Power Reduction Compared to ALSTTL Logic  
• DC Operating Voltage Range: 4.5V to 5.5V  
15  
Q5  
14 D5  
13 D4  
12  
Q4  
• Input Logic Levels  
GND 10  
11 LE  
- VIL = 30% of VCC Max  
- VIH = 70% of VCC Min  
20 LEAD CERAMIC FLATPACK  
MIL-STD-1835 DESIGNATOR, CDFP4-F20, LEAD FINISH C  
TOP VIEW  
• Input Current ≤1µA at VOL, VOH  
OE  
Q0  
1
2
3
4
5
6
7
8
9
10  
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
VCC  
Q7  
D7  
D6  
Q6  
Q5  
D5  
D4  
Q4  
LE  
Description  
The Intersil ACS373MS is a radiation hardened octal transparent  
latch with three-state outputs. The outputs are transparent to the  
inputs when the latch enable (LE) is high. When the LE goes low,  
the data is latched. When the Output Enable (OE) is high, the  
outputs are in the high impedance state. The latch operation is  
independent of the state of the output enable.  
D0  
D1  
Q1  
Q2  
D2  
D3  
The ACS373MS utilizes advanced CMOS/SOS technology to  
achieve high-speed operation. This device is a member of the  
radiation hardened, high-speed, CMOS/SOS Logic Family.  
Q3  
GND  
Ordering Information  
PART NUMBER  
TEMPERATURE RANGE  
SCREENING LEVEL  
Intersil Class S Equivalent  
Intersil Class S Equivalent  
Sample  
PACKAGE  
o
o
ACS373DMSR  
-55 C to +125 C  
20 Lead SBDIP  
o
o
ACS373KMSR  
-55 C to +125 C  
20 Lead Ceramic Flatpack  
20 Lead SBDIP  
o
ACS373D/Sample  
ACS373K/Sample  
ACS373HMSR  
+25 C  
o
+25 C  
Sample  
20 Lead Ceramic Flatpack  
Die  
o
+25 C  
Die  
Truth Table  
Functional Diagram  
1 OF 8  
OE  
LE  
H
H
L
D
H
L
I
Q
H
L
(3, 4, 7, 8, 13,  
14, 17, 18)  
LATCH  
L
OE  
D
D
Q
Q
L
(2, 5, 6, 9, 12,  
15, 16, 19)  
COMMON  
CONTROLS  
LE  
L
L
L
H
L
h
X
H
Z
LE  
(11)  
X
NOTE:  
L
= Low Voltage Level  
X = Don’t Care  
Z = High Impedance State  
OE  
(1)  
H = High Voltage Level  
I
h
= Low voltage level one set-up time prior to the high to low latch enable transition  
= High voltage level one set-up time prior to the high to low latch enable transition  
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.  
Spec Number 518799  
File Number 3999  
1-888-INTERSIL or 321-724-7143 | Copyright © Intersil Corporation 1999  
1
1234567...10

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型号 品牌 描述 获取价格 数据表
ACS373D/SAMPLE-02 RENESAS Bus Driver, AC Series, 1-Func, 8-Bit, True Output, CMOS, CDIP20

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ACS373DMSR INTERSIL Radiation Hardened Octal Transparent Latch, Three-State

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