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A63L83361E-6.5IF

更新时间： 2024-02-02 02:36:08

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联笙电子 - AMICC		计数器存储静态存储器
页数	文件大小	规格书
16页	263K
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Standard SRAM, 256KX36, 6.5ns, CMOS, PQFP100, ROHS COMPLIANT, LQFP-100

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A63L83361E-6.5IF 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	LQFP, QFP100,.63X.87	Reach Compliance Code：	unknown
风险等级：	5.84	最长访问时间：	6.5 ns
其他特性：	SEATED HT-CALCULATED	最大时钟频率 (fCLK)：	153 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PQFP-G100
长度：	20 mm	内存密度：	9437184 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	36
功能数量：	1	端子数量：	100
字数：	262144 words	字数代码：	256000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-25 °C	组织：	256KX36
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP100,.63X.87
封装形状：	RECTANGULAR	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	1.5 mm	最大待机电流：	0.015 A
最小待机电流：	3.14 V	子类别：	SRAMs
最大压摆率：	0.3 mA	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	14 mm
Base Number Matches：	1

A63L83361E-6.5IF 数据手册

A63L83361

256K X 36 Bit Synchronous High Speed SRAM with

Burst Counter and Flow-through Data Output

Preliminary

Features

ꢀFast access times: 6.5/7.5/8.0 ns(153/133/117 MHz)

ꢀSingle 3.3V±5% power supply

ꢀSynchronous burst function

ꢀIndividual Byte Write control and Global Write

ꢀThree separate chip enables allow wide range of

options for CE control, address pipelining

ꢀSelectable BURST mode

ꢀSLEEP mode (ZZ pin) provided

ꢀAvailable in 100-pin LQFP package

ꢀIndustrial operating temperature range: -45°C to

+125°C for -I series

General Description

The A63L83361 is a high-speed SRAM containing 9M bits

of bit synchronous memory, organized as 256K words by

36 bits.

The A63L83361 combines advanced synchronous

peripheral circuitry, 2-bit burst control, input registers,

output buffer and a 256K X 36 SRAM core to provide a

wide range of data RAM applications.

The positive edge triggered single clock input (CLK)

controls all synchronous inputs passing through the

registers. Synchronous inputs include all addresses (A0 -

A17), all data inputs (I/O¹- I/O36 ), active LOW chip

Burst operations can be initiated with either the address

status processor ( ADSP ) or address status controller

( ADSC ) input pin. Subsequent burst sequence burst

addresses can be internally generated by the A63L83361

and controlled by the burst advance ( ADV ) pin. Write

cycles are internally self-timed and synchronous with the

rising edge of the clock (CLK).

This feature simplifies the write interface. Individual Byte

enables allow individual bytes to be written. BW1 controls

I/O¹- I/O9, BW2 controls I/O10 - I/O18, BW3 controls

I/O¹⁹- I/O27, and BW4 controls I/O28 - I/O36, all on the

enable ( CE ), two additional chip enables (CE2, CE2 ),

burst control inputs ( ADSC , ADSP , ADV ), byte write

enables ( BWE , BW1, BW2 , BW3 , BW4 ) and Global

Write ( GW ). Asynchronous inputs include output enable

condition that BWE is LOW. GW LOW causes all bytes

to be written.

( OE ), clock (CLK), BURST mode (MODE) and SLEEP

mode (ZZ).

PRELIMINARY

(July, 2005, Version 0.0)

AMIC Technology, Corp.

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