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9FGU0641

更新时间： 2024-02-27 15:45:25

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艾迪悌 - IDT		PC
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15页	211K
描述
6 O/P 1.5V PCIe Gen1-2-3 Clock Generator

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9FGU0641 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	VFQFPN
包装说明：	HVQCCN,	针数：	40
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.77
JESD-30 代码：	S-XQCC-N40	JESD-609代码：	e3
长度：	5 mm	湿度敏感等级：	3
端子数量：	40	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	25 MHz
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	主时钟/晶体标称频率：	27 MHz
座面最大高度：	1 mm	最大供电电压：	1.575 V
最小供电电压：	1.425 V	标称供电电压：	1.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.4 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	5 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：	1

9FGU0641 数据手册

6 O/P 1.5V PCIe Gen1-2-3 Clock Generator

w/Zo=100ohms

9FGU0641

DATASHEET

Description

Features/Benefits

The 9FGU0641 is a member of IDT's 1.5V Ultra-Low-Power

PCIe clock family with integrated output terminations

providing Zo=100ohms. The device has 6 output enables for

clock management and supports 2 different spread spectrum

levels in addition to spread off.

• Direct connection to 100ohm transmission lines; saves 24

resistors compared to standard PCIe device

• 45mW typical power consumption; reduced thermal

concerns

• Outputs can optionally be supplied from any voltage

between 1.05 and 1.5V; maximum power savings

Recommended Application

1.5V PCIe Gen1-2-3 clock generator

• OE# pins; support DIF power management

• Programmable Slew rate for each output; allows tuning for

various line lengths

• Programmable output amplitude; allows tuning for various

application environments

Output Features

• 6 -100MHz Low-power HCSL (LP-HCSL) DIF pairs

w/Zo=100

• 1 - 1.5V LVCMOS REF output w/Wake-On-LAN (WOL)

support

• DIF outputs blocked until PLL is locked; clean system

start-up

• Selectable 0%, -0.25% or -0.5% spread on DIF outputs;

reduces EMI

• External 25MHz crystal; supports tight ppm with 0 ppm

synthesis error

Key Specifications

• Configuration can be accomplished with strapping pins;

• DIF cycle-to-cycle jitter <50ps

SMBus interface not required for device control

• DIF output-to-output skew <60ps

• DIF phase jitter is PCIe Gen1-2-3 compliant

• REF phase jitter is < 3.0ps RMS

• Selectable SMBus addresses; multiple devices can easily

share an SMBus segment

• 3.3V tolerant SMBus interface works with legacy controllers

• Space saving 40-pin 5x5 mm VFQFPN; minimal board

space

Block Diagram

X1_25

REF1.8

OSC

vOE(5:0)#

DIF5

DIF4

DIF3

DIF2

DIF1

DIF0

SS Capable PLL

vSADR

vSS_EN_tri

CONTROL

LOGIC

^CKPWRGD_PD#

SDATA_3.3

SCLK_3.3

9FGU0641 OCTOBER 18, 2016

12 3 4 5 6 7...15

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