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9FGP202A

更新时间： 2024-01-03 12:33:08
品牌 Logo 应用领域
艾迪悌 - IDT /
页数 文件大小 规格书
19页 231K
描述
FREQUENCY TIMING GENERATOR FOR PERIPHERALS

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9FGP202A 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active零件包装代码：VFQFPN
包装说明：HVQCCN, LCC40,.24SQ,20针数：40
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.01
Samacsys Confidence：3Samacsys Status：Released
2D Presentation：https://componentsearchengine.com/2D/0T/824243.2.1.pngSchematic Symbol：https://componentsearchengine.com/symbol.php?partID=824243
PCB Footprint：https://componentsearchengine.com/footprint.php?partID=8242433D View：https://componentsearchengine.com/viewer/3D.php?partID=824243
Samacsys PartID：824243Samacsys Image：https://componentsearchengine.com/Images/9/9FGP202AKLFT.jpg
Samacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/2/9FGP202AKLFT.jpgSamacsys Pin Count：41
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Quad Flat No-Lead
Samacsys Footprint Name：NLG40P1Samacsys Released Date：2020-02-02 05:03:22
Is Samacsys：NJESD-30 代码：S-PQCC-N40
JESD-609代码：e3长度：6 mm
湿度敏感等级：3端子数量：40
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：33.33 MHz封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC40,.24SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
主时钟/晶体标称频率：25 MHz认证状态：Not Qualified
座面最大高度：1 mm子类别：Clock Generators
最大压摆率：200 mA最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：6 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHER
Base Number Matches：1

9FGP202A 数据手册

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9FGP202A  
FREQUENCY TIMING GENERATOR FOR PERIPHERALS  
Truth Table 1: VttPwr_GD/PD# and OE_96  
VttPwr_GD/PD#  
OE_96  
Pin 5  
Clocks  
Pin 40  
0
0
1
1
0
1
0
1
All clocks are powered down  
All clocks are powered down  
All clocks are enabled except DOT96SS  
*All clocks are enabled including DOT96SS  
*Assuming DOT96 Output Enable from SMBus Byte2 Bit0 sets to enable (default)  
Truth Table 2: VttPwr_GD/PD# and OE_CPU  
VttPwr_GD/PD#  
OE_CPU  
Pin 6  
Clocks  
Pin 40  
0
0
1
1
0
1
0
1
All clocks are powered down  
All clocks are powered down  
All clocks are enabled except CPUCLK  
*All clocks are enabled including CPUCLK  
*Assuming CPUCLK Output Enable from SMBus Byte2 Bit1 sets to enable (default)  
Table 1: CPU Spread and Frequency Selection  
CPU  
CPU  
CPU  
CPU  
CPU  
MHz  
Down  
Spread %  
SS_EN  
FS2  
Byte 0  
FS1  
Byte 0  
FS0  
Byte 0  
Byte 0  
Bit 3  
0
Bit 2  
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Bit 1  
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Bit 0  
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
266.67  
133.33  
200.00  
166.67  
333.33  
100.00  
400.00  
200.00  
266.67  
133.33  
200.00  
166.67  
333.33  
100.00  
400.00  
200.00  
0%  
0%  
0%  
0%  
0%  
0%  
0%  
0%  
0.5%  
0.5%  
0.5%  
0.5%  
0.5%  
0.5%  
0.5%  
0.5%  
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
IDT® FREQUENCY TIMING GENERATOR FOR PERIPHERALS  
5
9FGP202A  
REV D 070511  
12345678...19

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