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9FG1201HGLF

更新时间： 2024-02-26 09:41:42
品牌 Logo 应用领域
艾迪悌 - IDT 晶体时钟发生器微控制器和处理器外围集成电路光电二极管PC
页数 文件大小 规格书
23页 241K
描述
Frequency Gearing Clock for CPU, PCIe Gen1, Gen2, & FBD

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9FG1201HGLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：56
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.76
JESD-30 代码：R-PDSO-G56JESD-609代码：e3
长度：14 mm端子数量：56
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：400 MHz封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
主时钟/晶体标称频率：400 MHz座面最大高度：1.2 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：6.1 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

9FG1201HGLF 数据手册

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ICS9FG1201H  
Frequency Gearing Clock for CPU, PCIe Gen1, Gen2, & FBD  
Pin Description (continued)  
Pin # Pin Name  
Type  
Pin Description  
29  
SMBCLK  
IN  
Clock pin of SMBUS circuitry, 5V tolerant  
SMBus address bit 2. When Low, the part operates as a fanout buffer  
with the PLL bypassed. When High, the part operates as a zero-delay  
buffer (ZDB) with the PLL operating.  
30  
SMB_A2_PLLBYP#  
IN  
0 = fanout mode (PLL bypassed), 1 = ZDB mode (PLL used)  
Active low input for enabling DIF pair 6.  
1 = tri-state outputs, 0 = enable outputs  
0.7V differential complement clock output  
0.7V differential true clock output  
31  
OE6#  
IN  
32  
33  
DIF_6#  
DIF_6  
OUT  
OUT  
Active low input for enabling DIF pair 7.  
1 = tri-state outputs, 0 = enable outputs  
0.7V differential complement clock output  
0.7V differential true clock output  
34  
OE7#  
IN  
35  
36  
37  
38  
39  
40  
DIF_7#  
DIF_7  
GND  
OUT  
OUT  
PWR  
PWR  
OUT  
OUT  
Ground pin.  
VDD  
Power supply, nominal 3.3V  
DIF_8#  
DIF_8  
0.7V differential complement clock output  
0.7V differential true clock output  
Active low input for enabling DIF pair 8.  
1 = tri-state outputs, 0 = enable outputs  
0.7V differential complement clock output  
0.7V differential true clock output  
41  
OE8#  
IN  
42  
43  
DIF_9#  
DIF_9  
OUT  
OUT  
Active low input for enabling DIF pair 9.  
1 = tri-state outputs, 0 = enable outputs  
Vtt_PwrGd# is an active low input used to determine when latched  
inputs are ready to be sampled. PD is an asynchronous active high  
input pin used to put the device into a low power state. The internal  
clocks, PLLs and the crystal oscillator are stopped.  
3.3V tolerant low threshold input for CPU frequency selection. This  
pin requires CK410 FSA. Refer to input electrical characteristics for  
Vil_FS and Vih_FS threshold values.  
44  
OE9#  
IN  
45  
VTT_PWRGD#/PD  
IN  
46  
FS_A_410  
IN  
47  
48  
49  
50  
51  
52  
DIF_10#  
DIF_10  
GND  
OUT  
OUT  
PWR  
PWR  
OUT  
OUT  
0.7V differential complement clock output  
0.7V differential true clock output  
Ground pin.  
VDD  
Power supply, nominal 3.3V  
DIF_11#  
DIF_11  
0.7V differential complement clock output  
0.7V differential true clock output  
Active low input for enabling output pairs 10 and 11.  
1 = tri-state outputs, 0 = enable outputs  
This pin establishes the reference current for the differential current-  
mode output pairs. This pin requires a fixed precision resistor tied to  
ground in order to establish the appropriate current. 475 ohms is the  
standard value.  
53  
OE10_11#  
IN  
54  
IREF  
OUT  
55  
56  
GNDA  
VDDA  
PWR  
PWR  
Ground pin for the PLL core.  
3.3V power for the PLL core.  
IDTTM/ICSTM Frequency Gearing Clock for CPU, PCIe Gen1, Gen2, & FBD  
1371F — 09/23/09  
4
1234567...23

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